Устройство для вычисления квадратного корня

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИРЕСПУБЛИК 4(5) С 06 Р 7/55 ПИСАНИЕ ИЗОБРЕТЕНИЯ: ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕДАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ АВТОРСКОМУ СВИДЕТЕЛЬСТ(56) 1.Авторское свидетельство СССРФ 316088, кл. С 06 Р 7/552, 1969.2. Авторское свидетельство СССРВ 640290, кл. С 06 Р 7/552, 1978,3, Авторское свидетельство СССРФ 560224, кл. С 06 Р 7/552, 1973(прототип),(54)(57) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯКВАДРАТНОГО КОРНЯ, содержащее регистрданных, десятичный сумматор, двакоммутатора, четыре элемента И, элемент ИЛИ, элемент НЕ, элемент задержки, триггер, блок синхронизации, содержащий три сдвигающих регистра иэлемент И, и блок управления, причемвыход младшего разряда третьей тетрады регистра данных соединен с первымивходами первого и второго элементовИ, выходы младших разрядов второй ипервой тетрады регистра данных соединены с первыми информационными входами первого и второго коммутаторовсоответственно, выходы которых соедииены с входами сумматора, второй входпервого элемента И соединен с единичным выходом первого триггера, выходпервого элемента И соединен с первымивходами третьего и четвертого элементов И и входом элемента задержки,выход которого соединен с нулевымвходом первого триггера, выход третьего элемента И соединен с первым входом элемента ИЛИ и через первый элемент. НЕ - с вторым входом второго ЯО 1151957 элемента И, выход которого соединен с вторым информационным входом первого коммутатора, выход сумматора соединен с вторым входом элемента.ИЛИ, выход элемента ИЛИ соединен с информационным входом регистра данных, выход четвертого элемента И соединен с вторым информационным входом второго коммутатора, первый и второй управляющие входы которого соединены с одноименными входами первого коммутатора и подключены к первому и второму выходам блока управления соответственно, третий управляющий вход первого коммутатора соединен с третьим выходом блока управления, вторыеыГ входы третьего и четвертого элементов И соединены с четвертым и пятым выходами блока управления, первый вход блока управления соединен с выходом переноса сумматора, второй вход - с входной шиной начальной установки устройства,а третий вход - с выходом ьааа пятого элемента И, входы которого 3 веВ соединены с выходами последних разря- р дов сдвигающих регистров, соединенных также со своими информационными вхо-дами, а входы сдвига второго и третьего сдвигающих регистров соединены с ф выходами последних разрядов первого и второго сдвигающих регистров соответственно, о т л и ч а ю щ е е с я тем, что, с целью повьппения точности, оно содержит второй триггер, шестой и седьмой элементы И и второй элемент НЕ, причем первый вход седьмого элемента И соединен с выходом первого элемента И, второй вход - с вторым входом третьего элемента И, а третий вход - с выходом старшего1151 разряда третьего сдвигающего регистра и с входом второго элемента Ш., выход которого соединен с третьим входом третьего элемента И, выход седьмого элемента И соединен с единичным входом второго триггера, нулевой вход которого соединен с входной шиной начальной установки устройства, а инверсный выход - с первым входом шестого элемента И, второй вход которого соединен с выходом пятого элемента.И, выход шестого элемента И соединен с единичным входом первого триггера, причем блок управления содержит три триггера, три элемента И, элемент ИЛИ, элемент НЕ и счетчик, причем выход первого триггера блока управления является первым выходом блока управления и соединен с информационным входом второго триггера блока управления, выход которого соединен с первыми входами первого, второго элементов И блока управления, второй вход первого элемента И блока управления соединен с входом элемента НЕ блока управления и с первым входом блока управления, а второй вход второго элемента И блока управления соединен с выходом элемента НЕ блока управле 957ция, выход цервого элемента И блока управления соединен с первым входом элемента ИЛИ блока управления и является пятым выходом блока управления, выход второго элемента И блока управления соединен с ицформационцым входом третьего триггера блока управления и является вторым выходом блока управления, выход третьего триггера блока управления является третьим и четвертым выходами блока управления и соединен с первым входом третьего элемента И блока управления и входом счетчика, выход которого соединен с вторым входом третьего элемента И блока управления, выход третьего элемента И блока управления соединен с вторым входом элемента ИЛИ блока управления, выход элемента ИЛИ блока управления соединен с информационным входом первого триггера, блока управления, единичный вход которого соединен с нулевыми входами второго и третьего триггеров блока управления и входом сброса счетчика и является вторым входом блока управления, сдвиговые входы триггеров блока управления объединены между собой и.являются третьим входом блока управления.Изобретение относится к вычислительной технике и может найти применение при разработке последовательных вычислительных машин, например ЭКВМ.Известно устройство, предназначенное для вычисления квадратного корня при импульсно-числовом способе передачи информации, содержащее два двоичных счетчика, счетный триггер и вентили передачи кода иэ одного счетчика в другой 11 .Недостатком этого устройства является его низкое быстродействие, особенно при большой разрядности чисел.Известно устройство для вычисле-. ния квадратного корня, содержащее регистры, два сумматора и схему сравнения 21.Недостатками этого устройства являются его конструктивная сложность эа счет использования двух сумматоров и сложность алгоритма вычисления, определяющая сложность блока управления.5 Наиболее близким по техническойсущности к предлагаемому является устройство для вычисления квадратного корня, содержащее сумматоры, триггер, регистры, элементы И, ИЛИ, элемент задержки, инвертор и блок управления Г 33. Недостатком известного устройстваявляется низкая точность вычисления 15 результата в случае нечетного порядка подкоренного выражения. Это объясняется тем, что при вычислении последней цифры результата (количествовычисляемых цифр равно разрядности 20 регистра данных) младший разряд делителя выходит за разрядную сетку впра3 1151во, в результате чего модификация делителя (+2) выполняется неправильно.Для сохранения полноразряднойточности результата необходимо увеличивать разрядность операционных регистров на один десятичный разряд,что приводит к увеличению аппаратурных затрат и времени вычисленияфункций,Цель изобретения - повышение 10точности вычисления квадратного корня без увеличения разрядности операционных регистров. 957 4входы третьего и четвертого элементов И соединены с четвертым и пятым выходами блока управления, первый вход блока управления соединен с выходом переноса сумматора, второй вход - с входной шиной начальной установки устройства, а третий входс выходом пятого элемента И, входы которого соецинены с выходами последних разрядов сдвигающнх регистров, соединенных также со своими информационными входами, а входы сдвига второго и третьего сдвигающих регистров соединены с выходами последних разрядов первого и второго сдвигающих регистров соответственно, введены второй триггер, шестой и седьмой элементы И и второй элемент НЕ, причем первый вход седьмого элемента И соединен с выходом первогр элемента И, второй вход - с вторым входом третьего элемента И, а третий вход - с выходом старшего раз. ряда третьего сдвигающего регистра и с входом второго элемента НЕ, выход которого соединен с третьим входом третьего элемента И, выход седьмого элемента И соединен с единичным входом второго триггера, нулевой вход которого соединен с входной шиной начальной установки устрЬйства, а инверсный выход - с первым входом шестого элемента И, второй вход которого соединен с выходом пятого элемента И, выход шестого элемента И соединен с единичным входом первого триггера, причем блок управления содержит три триггера, три элемента И, элемент ИЛИ, элемент НЕ и счетчик, причем выход первого триггера блока управления является первым. выходомблока управления и соединен с информационным входом второго триггера блока управления, выход которого соединен с первыми входами первого и второго элементов И блока управления, второй вход первого элемента Иблока управления соединен с входомэлемента НЕ блока управления и с первым входом блока управления,.а второйвход второго элемента И блока управления соединен с выходом элемента НЕблока управления, выход первого элемента И блока управления соединен спервым входом элемента ИЛИ блока управления и является пятым выходомблока управления, выход второго элемента И блока управления соединен синформационным входом третьего тригПоставленная цель достигается15тем, что в устройство для вычисленияквадратного корня, содержащее регистр данных, десятичный сумматор,два коммутатора, четыре элемента И,элемент ИЛИ, элемент НЕ, элемент задержки, триггер, блок синхронизации,20содержащий три сдвигающих регистраи элемент И, н блок управления,причем выход младшего .разрядатретьей тетрады регистра данныхсоединен с первыми входами первого25и второго элементов И, выходы младших разрядов второй и первой тетрадырегистра данных соединены .с первымиинформационными входами первого ивторого коммутаторов соответственноЭвыходы которых соединены с входамисумматора, второй вход первого элемента И соединен с единичным выходомпервого триггера, выход первого элемента И соединен с первыми входами З 5третьего и четвертого элементов И ивходом элемента задержки, выход которого соединен с нулевым входом первого триггера, выход третьего элемента И соединен с первым входом элемента ИЛИ и через первый элемент НЕс вторым входом второго элемента И,выход которого соединен с вторым,информационным входом первого коммутатора, выход сумматора соединен с 45вторым входом элемента ИЛИ, выходэлемента ИЛИ соединен с информационным входом регистра данных, выходчетвертого элемента И соединен с вторым информационным входом .второгокоммутатора, первый и второй управляющие входы которого соединены содноименными входами первого коммутатора и подключены к первому и второму выходам блока управления соответственно, третий управляющий входпервого коммутатора соединен с третьимвыходом блока управления, вторые3 1151гера блока управления и является вторым выходом блока управления, выходтретьего триггера блока управленияявляется третьим и четвертым выходамиблока управления и соединен с первымвходом третьего элемента И блокауправления и входом счетчика, выходкоторого соединен с вторым входомтретьего элемента И блока управления, выход третьего элемента И блока уп д равления соединен с вторым входом элемента ИЛИ блока управления, выход элемента ИЛИ блока управления соединен с информационным входом первого триггера блока управления, единичный 15 вход которого соединен с нулевыми входами второго и третьего триггеров блока управления и входом сброса счетчика и является вторым вхОдом блока управления, сдвиговые входы щ триггеров блока управления объединены между собой и являются третьим входом блока управления.Благодаря введению новых признаков, а именно второго триггера и эле- ментов И, выход первого из которых соединен с единичным входом второго триггера., а нулевой выход триггера соединен с входом второго элемента И, предлагаемое устройство обеспечивает д более высокую точность вычисления последней цифры корня при нечетном порядке аргумента. пи одно из известных решений не имеет предлагаемой схемы, и поэтому точность вычисления последней цифры корня в известных устройствах 111 и Г 23 при нечетном порядке аргумента низкая, Для обеспечения необходимой точности результата устройство для извлечения квадд ратного корня Ь 3 может быть выполнено с увеличенной разрядностью операционных регистров, что приводит к существенным затратам оборудования.;На фиг.1 представлена схема устройства для вычисления квадратногокорня; на фиг,2 - функциональнаясхема блока управления.Устройство содержит регистрданныхдесятичный сумматор 2, коммутаторы 3 и 4, блок 5 синхронизации, содержащий три сдвиговых регистра 6 - 8 и элемент И 9, элементИЛИ 10, триггер 11, элементы И 12-16,элемент 17 задержки, триггер 18,элемент И 19, элементы НЕ 20 и 21,блок 22 управления БУ), выходныешины 23-27 БУ 22, внешнюю шину 28,957 бшины 29 и 30 блока 5 синхронизации, входные шины 31-33 БУ 22.Блок 22 управления содержит три триггера 34-36, элементы И 37-39, элемент ИЛИ 40, счетчик 41 и элемент ПЕ 42.Устройство работает следующим образом.Регистр 1 данных хранит три операнда. Операнды хранятся в регистре 1 таким образом, что одноименные десятичные разряды разных операндов группируются совместно.Подкоренное выражение записывается в регистр 1 на место второго (считая справа) операнда.Перед началом вычисления в регистрна место первого операнда записывается 1 в самый старший разряд в случае, если порядок подкоренного выражения четный. Если порядок подкоренного выражения нечетный, то установка единицы производится со сдвигом вправо на один десятичный разряд, Далее выполняется обычный процесс деления посредством последовательных вычитаний делителя из делимого. При этом на выходной шине 23 БУ 22 вырабатывается сигнал, поступающий на коммутаторы 3 и 4 и обеспечивающий вычитание первого операнда из второго.Для запуска вычислений по входнойшине 28 поступает сигнал, обеспечивающий установку в состояние "Лог. 1" триггера 34 и обнуление триггеров 35 и 36 и счетчика 41. На вход 32 БУ 22, соединенный со сдвиговыми входами триггеров 34-36, поступает тактирующий сигнал с выхода 29 блока 5 синхронизации, чем обеспечиваетсясинхронное изменение управляющихсигналов на выходах БУ 22. С выходатриггера 34 сигнал "Лог.1" поступает на вход триггера 35 и на шину 23 БУ 22, с которой далее поступает на коммутаторы 3 и 4 и обеспечиваетвычитание первого операнда из второго,Моменты поступления импульсов по шине 29 блока 5 синхронизации на вход 32 БУ 22 синхронизированы с моментами окончания выполнения микрокоманд, задаваемых выходными сигналами БУ 22.После окончания вычитания на вход 32 БУ 22 поступает импульс, который обеспечивает занесение "Лог, 1" из триггера 34 в триггер 35, в результате чего на первые входы элементовИ 37 и 38 поступает сигнал "Лог.1".В этот момент выполняется анализ знака остатка делимого по значению переноса сумматора 2, сформированного после предыдущего вычитания и поступающе го по шине 31 БУ 22.При положительном остатке на вход31 БУ 22 поступает сигнал "Лог.1",при этом на выходе элемента И 37,соединенном с шиной 27 БУ 22, формируется сигналЛог. 1", обеспечивающиймодификацию делителя. Для выполнениямодификации делителя в самом началеработы блока 5 синхронизации триггер11 устанавливается в состояние "Лог.1"5посредством сигнала, вырабатываемогона выходе элемента И 19, на первыйвход которого поступает сигнал с выхода элемента И 9. Сигнал на выходеэлемента И 9 вырабатывается в моментприхода регистров 6 - 8 блока 5 синхронизации в исходное состояние (наличие "Лог.1" в первых разрядах регистров); для этого входы элемента И 9соединены с выходами последних разрядов регистров 6 - 8. На второй входэлемента И 19 поступает сигнал с нулевого плеча триггера 18, который устанавливается в состояние "Лог.О" передначалом вычисления квадратного корня 30по шине 28 БУ 22,При наличии "Лог.1" на выходетриггера 11 на выходе элемента И 12Формируется одиночный импульс, соответствующий младшей единице первого 35операнда регистра 1. Именно в этотмомент производится модификация делителя (первого операнда). Для этогосигнал с выхода элемента И 12 поступает на первый вход элемента И 15, 40на второи вход которого поступаетсигнал по шине 27 БУ 22, разрешающиймодификацию делителя. С выхода элемента И 15 информация поступает навход коммутатора 4 и далее на вход 45сумматора 2, Сигнал с выхода элемента И 37 поступает через элементИЛИ 40 на вход триггера 34, в результате чего после выполнения модификации делителя вновь .устанавливается 50в состояние "Лог.1" триггер 34, ивновь возбуждается шина 23 БУ 22 ивыполняется вычитание, как описановыше.55 В случае отрицательного остатка производится его восстановление амодификация делителя не выполняется.При отрицательном остатке на вход 31 БУ 22 поступает сигнал "Лог.О", при этом на выходе элемента НЕ 42 и соответственно на выходе элемента И 38, соединенном с шиной 24 БУ 22, формируется сигнал "Лог,1". Этот сигнал по шине 24 БУ 22 поступает на четвертые входы коммутаторов 3 и 4 и обеспечивает прибавление первого операнда к второму (делителя к остатку), Сигнал с выхода элемента И 38 поступает также на вход триггера 36, в результате после прихода очередного импульса на вход 32 БУ 22, сигнал "Лог.1" заносится в триггер 36, выход которого соединен с шинами 25 и 26 БУ 22, После восстановления остатка выполняется сдвиг влево остатка и частного, т.е. второго и третьего. операндов, хранящихся в регистре 1. Впоследовательных вычислительных машинах, использующих динамические регистры, информация в которых непрерывно циркулирует вправо, сдвиг влево выполняется посредством удлинения цепи циркуляции на один десятичный разряд во время сдвига влево. Для этого на второй информационный вход коммутатора 3 поступает информация с третьего выхода регистра 1, а на третий управляющий вход коммутатора 3 сигнал с выхода 25 БУ 22, разрешающий прохождение информации с третьего выхода регистра 1 на вход сумматора 2 и далее опять на вход регистраОдновременно со сдвигом влево остатка в регистре 1 выполняется формирование нового делителя (первого операнда, хранящегося в регистре 1). Для этого с выхода 26 БУ 22 сигналЛог.1 поступает на первый вход элемента И 14, на второй вход которогопоступает импульс, вырабатываемыйописанным выше образом на выходе элемента И 12. Третий вход элемента И 14 связан с выходом элемента НЕ 21, на ,вход которого поступает сигнал с выхода первого разряда регистра 8 блока 5 синхронизации. Таким образом,выработка сигнала на выходе элементаИ 14 возможна только при нулевом значении первого разряда регистра 8,Сигнал Лог. 1, появившийся на выходеэлемента И 14, поступает на входэлемента ИЛИ 10 и на вход элементаНЕ 20, на выходе которого формируетсяЛог.О , в результате чего элементИ 13 запирается. Последовательныйдвоично-десятичный сумматор 2 имеетзадержку, равную одной тетраде, поэтому младшая единица делителя сдвинется на один десятичный разряд вправо. Это соответствует формированиюнового делителя. Одновременно к счетчику 41 прибавляется единица. Выход,третьего триггера 36 соединен такжес первым входом элемента И 39,второй 10,вход которого .соединен с выходомсчетчика 41, на котором вырабатывается сигнал "Лог.1" до момента накопления в счетчике 41 величины,равной разрядности частного. После этого на выходе счетчика 41 устанавливается "Лог.О". Сигнал с выхода элемента И 39 через элемент ИЛИ 40 поступает на вход триггера 34. Такимобразом, циклы вычисления цифр 20частного выполняется до тех пор,пока не получают частное полной разрядности. Перед вычислением последней циф ры частного в случае нечетного порядка подкоренного выражения в младшем разряде делителя оказывается "Лог.1",Прн формировании делителя для последней циФры частного единица на З 0 первом выходе регистра 1 появляется в момент нахождения "Лог.1" в первом разряде регистра 8 блока 5 синхронизации. Поэтому при наличии единичногосигнала на выходе 26 БУ 22 в моментформирования одиночного импульса навыходе элемента И 12 на всех входахэлемента И 16 имеются сигналы "Лог.1",в результате чего на выходе элементаИ 16 вырабатывается сигнал, производящий установку триггера 18 в единичное состояние,Нулевой выход триггера 18 соединенс входом элемента И 19, поэтому онзапирается, в результате чего сигналс выхода элемента И 9 не может пройтина единичный установочный вход триггера 11. Триггер 11 остается в нулевом состоянии, а делитель - неизменным в течение всего цикла вычисленияпоследней цифры частного (в случаенечетного порядка аргумента). Послеполучения последней цифры вычислениеквадратного корня заканчивается.Предлагаемое устройство для вычисления квадратного корня позволяетполучить последнюю десятичную цифрукорня с высокой точностью. При этомувеличение точности достигается безувеличения разрядности операционныхрегистров и времени вычисления результата.Введенные дополнительные элементытриггер, два элемента И и элементНЕ требуют для своей реализациивесьма незначительных затрат оборудования.1151957 Составитель С. СилТехредС.Йовжий актор Е, П Корректор ксимишин илиал ППП "Патент", г. Ужгород, ул, Проектная, 4 аказ 2324/37 Тираж 71 О ВНИИПИ Государственног по делам изобретений 113035, Москва, Ж, Подписное