Частотно-фазовый детектор

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИК НИЕ ИЗОБРЕ ОМУ СВИДЕТЕЛТВ с первогоЭ "триггера, а .третий входсоедийен с вторым входом третьегоэлемента И-НЕ и инверсным выходом вто.рого 9"триггера, вход второго инвер"тора подключен к второму входу уст"ройства, а выход - к первому входу.пятого элемента И-НЕ, второй входкоторого соедиьгн с первым входомчетвертого элемента И-НЕ и прямымвыходом второгоЗ -триггера,а третийвход соединен с вторым входом четвертого элемента И-НЕ и инверсным выходом первогоЭ"триггера, при этом,В-вход первого ЙЗ-триггера соединен .с выходом третьего элемента И-НЕ ипервым входом шестого элемента К-НЕ, фЯ -вход " с выходом пятогоэлемен"та И"НЕ, а выход подключен к входучетвертого инвертора и второму вхо"ду седьмого элемента И-НЕ, выход которого соединен с входом первого эле"мента отвода тока, 5-вход второгоЙ 5-триггера соединен с выходом четвертого элемента И-НЕ и первым вхо"дом седьмого элемента И"НЕ, Й -вход "с выходом второго элемента И-НЕ, авыход подключен к входу третьегоинвертора и второму входу шестогоэлемента И-НЕ, выход которогосо"единен с входрм первого источникатока, а входы вторых источника токаи элемента отвода тока подключенысоответственно к выходам третьего ичетвертого инверторов, а выходы подключены к второму входу интегратора, фЬ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СОСУПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ,(54)(57) ЧАСТОТНО-ФАЗОВЫЙ ДЕТЕКТОР,содержащий первый и второй 3-триг"геры, С-входы которых являются входами устройства,В -входы подключенык шине логической. единицы, прямыевыходы соединены с входами первогоэлемента И-НЕ, выход которого подключен к Й -входами)-триггеров, пер вые источник тока и элемент отводатока, выходы квторых подключены кпервому входу интегратора, выход которого является выходом устройства,о т л и. ч а ю щ и й с я .тем, что,с целью увеличения быстродействия,в него введены первый, второй, третий и четвертый: инверторы, второй,третий; четвертый,:пятый, шестойи седьмой элементы И"НЕ первый ивторой ЙЭ-триггеры, вторые источниктока и элемент отвода тока, причемвход первого и,вертора подключен к:первому входу, устройства, а выходподключен к первому входу второгоэлемента И-НЕ, второй вход которогс соединен с первым входом третьего элемента И-НЕ и прямым выходомИзобретение относится к импульснойтехнике, а именно к устройствам длясравнения астоты и Фазы импульсныхсигналови может найти применение всистемах с автоматической подстройкойчастоты и Фазы, например в синтеэато"рах,частоты,Известен частотно-фазовый детектор 1,ЧФД ) содержащий блок сравнения импульсов, состоящий из двухи)триггеров, двух К 5-триггеров элемента И-НЕ, двух элементов ИЛИ-НЕ и элемента ИЛИ, управляемых источника тока35и элемента отвода тока, Фильтра с уп"равляемой полосой пропускания1 ,Недостатками этого ЧФД являютсявоэможность неопределенного состоянияД 5-триггеров, приводящая к сбоям вработе, и ограниченный диапазон ус 20тановки уровня тока источника тока иэлемента отвода тока, что ограничива,ет быстродействие ЧФД в смысле скорости вхождения в синхронизм при работеЧФД в кольце ФАПИ.25Наиболее близким к изобретению по технической сущности является ЧФД, содержащий первый и второй входы детектора первый, второй, третий и З 0 четвертыйЭ -триггеры, С-входами подключенные, соответственно, первый и третий - к первому входу детектора, второй и четвертой - к второму входуустройства, К В-входам первого и второго Э-триггеров подключен источник35 логической единицы, Кроме того, детектор содержит элемент И-НЕ, первый и второй элементы ИЛИ-НЕ, источник тока элемент отвода тока и интегратор. Прямые выходы первого и второго40 В-триггеров подключены кЭ -входам соответственно третьего и четвертого 3)-триггеров и входам элемента И-НЕ, выход которого подключен к Й-входам первого и второго Й-триггеров. Входы первого элемента ИЛИ-НЕ подключены к прямымвыходам первого и третьего 33-триггеров а к его выходу подключен источник тока, Входы второго элемента ИЛИ-НЕ подключены к прлмым выходам второго и четвертогоД -триггеров, а к его выходу подключен элемент отвода тока. Выходы источника тока и элемента отвода тока подключены к входу интегратора, выход которого соединен с выходом устройства 2 1.Недостатком известного ЧФД является малое быстродействие, обусловленное недостаточной средней скоростью нарастания выходного напряжения при отсутствии равенства Фаз вход"ных сигналов детектора в результате чего получается большое времявхождения в синхрониэм колец ФАПЧ.Кроме того, при отношении входныхчастот 0.,5.СК/Г 2 Средний ток навходе интегратора ЧФД резко падаети скорость вхождения в синхронизм эа"медляется еще больше,Цель изобретения - увеличение бысгродействия ЧФД в смысле ускорениявхождения в синхронизм системы ФАПЧ,использующей ЧФД.Цель достигается тем, что в ЧФД, содержащий первый и второйй-триг" геры, С-входы которых являются вхо" дами устройства, Р -входы подключены к шине логической единицы, прямые выходы соединены с входами первого элемента И-НЕ, выход которого под- ключен к м -входами -триггеров, первые источник тока и элемент отвода тока, выходы которых подключены к первому входу интегратора, выход ко" торого является выходом устройства, введены первый, второй, третий и четвертый инверторы, второй, третий, четвертый, пятый, шестой и седьмой элементы И-НЕ, первый и второй ЯЗ"триггеры вторые источник тока и элемент отвода тока, причем вход первого инвертора подключен к перво" му входу детектора, а выход подключен к первому входу второго элемента И-НЕ, второй вход которого соединен с первым входом третьего элемента И-НЕ и прямым выходом первого З-триггера а третий вход соединен с вторым входом третьего элемента И"НЕ и инверсным выходом в орого Д-триггера вход второго инвертора подключен к второму входу детектора, а выход - к первому входу пятого эле" мента И-НЕ, второй вход которого соединен с первым входом четвертого элемента И-НЕ и прямым выходом второго 3)"триггера а третий вход соединен с вторым входом четвертого эле" мента И"НЕ и инверсным выходом первого.О-триггера.," "вход первого Ь-триггера соединен с выходом тре" тьего элемента И-НЕ и первым входом шестого элемента И"НЕ, а й-вход " с выходом пятого элемента И"НЕ, а вы" ход подключен к входу четвертого инвертора и второму входу седьмого элемента И-НЕ, выход которого соединен с входом первого элемента отвода тока 9 -вход второго ЯБ-триггера со23 . фпятого элемента И-НЕ 16, второй вход которого соединен с первым входом четвертого элемента И-НЕ 15 и прямым выходом второгоП-триггера 4, а тре-, тий вход - с вторым входом четвертого элемента И-НЕ 15 и . инверсным вы-. ходом первогоВ-триггера 3. 2 -вход "первого Й 5-триггера 19 соединен с выходом третьего элемента И-НЕ 14 и первым входом шестого элемента И-НЕ. 17, а Р -вход - с выходом пятого элемента И-НЕ 16. Э -вход второго Р 5-триггера 20 соединен с выходом четвертого элемента И-НЕ 15 и первым входом седьмого элемента И-НЕ 18, а й-вход - с выходом второго элемента И-НЕ 13 . Выход перво" гоР 5-триггера 19 подключен к входу четвертого инвертора 12 и второму входу седьмого элемента И-НЕ 18, вы" ход которого соединен с входом перво" го элемента отвода тока 7, а выход второго Р 5-триггера 20 подключен к входу третьего инвертора 11 и второму входу шестого элемента И"НЕ, выход которого соединен с входом первого источника 6 тока. Входы второго источника 21 тока и второго зле мента 22 отвода тока подключены соответственно к выходам третьего 11 и четвертого 12 инвертора, а выходы соединены между собой и подключенык второму входу интегратора 8, выход которого является выходом детектора.Первый 3 и второй 4 П -триггеры срабатывают от положительных Фрон"тов сигнала. Логические элементы могут быть выполнены в любой системе логики, например ТТЛ. Первый 19 ивторой 20 ЙВ-триггеры переключаютсянизким уровнем сигнала. Интегратор 8имеет первый и второй входы, причем постоянная времени интегрирования повторому входу значительно меньше, чем по первому. Первый 6 и второй 21 источники тока и .первый 7 и второй 22 элементы отвода тока могут быть вы"полнены в виде транзисторных ключей,подключающих через резисторы вход интегратора к .источнику питания положительной или отрицательной полярности.Временная диаграмма сигнала на первом входе 1 показана на фиг. 4 а, на втором входе 2 " на Фиг. 4 б, на выходе.второго элемента И-НЕ 13 - на фиг. 4 в, на вьходе третьего элемента И"НЕ 14 " на фиг. 4 ь, на выходечетвертого элемента И-НЕ 15 " на 3 10141единен с выходом четвертого элемента И-НЕ и первым входом седьмого элемента И-НЕ, К -вход - с выходом второго элемента И-НЕ, а выход подключенк входу третьего инвертора и к второму входу шестого элемента И-НЕ, выходкоторого соединен с входом первого, источника тока, а вход вторых источника тока и элемента отвода тока подключены соответственно к выходам третье в,го и четвертого инверторов, а выходыподключены к второму входу интегратора.Благодаря указанным особенностямпри наличии частотного. рассогласования импульсных сигналов на входах ЧФДсредний ток на входе интегратора ста-.новится значительно большей величины,чем при наличии только Фазового рассогласования, чтосущественно увеличивает скорость вхождения в синхронизм системы ФАПЧ,ФНа Фиг. 1 приведена структурнаясхема ЧФД; на Фиг, 2 - характеристика ЧФД в фазовой области; на фиг.3 то же, в частотной области; на фиг,.4 -временные диаграммы, поясняющие работу ЧФД,ЧФД содержит подключенные выходамик его первому 1 и второму 2 входам со.звответственно первый 3 и второй 4. Э-триггеры, кЭ-входам которых подключен:. источник логической единицы,а к прямым выходам " первый элемент И-НЕ 5, выход которого соединенс Й-входами первого 3 и второго 43;О-триггеров, первые источник 6 токаи элемент 7 отвода тока, выходы которых соединены между собой и подключены к первому входу интегратора 8,49Кроме. того, детектор содержит пер.- вый 9, второй 10, третий 11 и четвер". точник 21 тока и элемент 22 отводатока. Вход первого инвертора 9 подключен к первому входу 1 детектора,а выход " к первому входу второго элемента И-НЕ 13, второй вход которого ффсоединен с первым входом третьегоэлемента И-.НЕ 14 и прямым выходомпервого В"триггера 3, а третий входс вторым входом третьего элементаИ-НЕ 14 и инверсным выходом второго И3"триггера 4. Вход второго инвертора 10 подключен к второму входу детектора 2, а выход - к первому входу7 , 1014 ратора в сторону компенсации частотного рассогласования между входными:сигналами детектора,Как только при продолжении описанного процесса частоты сигналов на входах детектора сравниваются, а фаЭ за сигнала на входе 1 станет опережать фазу сигнала на входе 2, ЧФД переходит в режим фазового детекти О рования (фиг. 4, зона У М) О; 11) и импульс нулевого уровня с выхода третьего элемента И-НЕ 14 устанавливает первый Й 5"триггер 19 в со" стояние логической1" и разблокиро% вывает седьмой элемент И"НЕ 18. На его выходе и на выходе четвертого инвертора 12 устанавливается логичес" кий "0". Первый 7 и второй 22 эле менты отвода тока выключаются, а им" З .пульсы, соответствующие фазовой разности входных сигналов, с выхода третьего элемента И"НЕ 14 через шестой элемент И"НЕ 17 на время своей длительности включают первый источник 6тока, выходной ток которого протекает через первый вход на интегратор 3, выходное напряжение которого коррек-: тирует фазу сигнала подстраиваемого генератора в сторону уменьшен,я фаэооой расстройки.При превышении .Фазовой разности .между входными сигналами 1+ лЧФД ,переходит в режим частотного детектирования ( фиг. 4, зона Ч3 ), оста- зф ется в таком режиме до полного сравнения фаз входных сигналов (фиг. 4, зона О ( Ю 4 М ) и снова переходит в режим фазового детектирования, когда Фазовая расстройка меняет знак (фиг.4, зон - Л (9(0; П). 123 . 8Третий 11 и четвертый 12 инверторы служат как буферные устройства и элементы задержки, компенсирующие задержку распространения сигнала в элементах И-НЕ 17 и 18 .и обеспечивают функционирование ЧФД на высоких частотах входных сигналов.На фиг. 2 и 3 сплошными линиями обозначены дискриминационные характеристики ЧФД в виде зависимости среднего тока, протекающего черезконденсатор С интегратора 8, от фазовой разности Чмежду входными сигналами детектора (Фиг. 2) и от соотношения частот входных сигналов детектора (фиг. 3).Для сравнения приводятся характеристики известного устройства, показанные штрих-пунктирными линиями.Положительный эффект достигается ,за счет того, что дополнительно вве-. ;денные элементы со своими связями обеспечивают протекание большего то,ка в интеграторе ЧФД в режиме частотного детектирования, который переходит в режим Фазового детектированиятолько при полном равенстве частотвходных сигналов, что приводит к уве"личению скорости нарастания выходного напряжения ЧФД и, следовательно,к увеличению быстродействия предлага-.емого ЧФД без ухудшения Фильтрующихсвойств в режиме фазового детектиро" вания.Предпагаемый ЧФД, как показали исследования и испытания, превосходитизвестный по быстродействию в 10210 разв зависимости от требуемойвеличины перестройки частоты), что ,позволяет существенно улучшить характеристики систем ФАПЧ, в которых он используется.;ь А. Смирновастелевич ХорееЬвевеевеев ректо писно тная,Составите Редактор Гд Безвершенко ТехредуИ.К Заказ 3037/ Тираж 93 ВНИИПИ Государственного по делам изобретений филиал ППП "Патент", г. Ужф Под коиитета СССР и открытий шская наб.еввевв в в ород, ул. Прое А. Дзятко вввевЮв в