Резервированный делитель частоты

ОЛИСАНИЕИЗОБРЕТЕНИЯИ АВТОРСКОМУ СВИ ЕТЕЛЬСТВУ Союз Советских Социалистических Республик(22) Заявлено 1(10779 (21) 2795398/18-21с присоединением заявки Мо(5 Р Р 3 Н ОЗ К 21/З 4 Государственный комитет СССР во дедам изобретений н открытий(54) РЕЗЕРВИРОВАННЫ ИТЕЛЬ ЧАСТОТ основр в часего Изобретение относится к электронным цифровым системам с резервированием и может быть использовано в качестве хранителя времени в сочетании с высокостабильным генератором в условиях случайных сбоев отдельных элементов.Известен резервированный делитель частоты, содержащий два канала деления, каждый из которых состоит из последовательно соединенных делителя частоты, блока контроля сбоев и элемента памяти, а.также элемент задержки, выход которого подключен к другим входам элементов памяти, пер-15 вый выход каждого из которых соединен с установочным входом делителя частоты своего канала деления (1),Недостатками известного устройства являются низкая достоверность 20 функционирования, обусловленная тем, что, в случае возникновения сбоев в двух каналах делителей частоты во время одного цикла работы, например во время М-го цикла, один из каналов 25 закрывается (сигналом элемента памя-, ти), остается закрытым в течение следующего (И+1)"го цикла работы другого канала и возобновляет работу только с (В+2) -го цикла, а также 30 2низкая достоверность контроля, так как устройство выдает информацию о неисправности только при сбоях и не выдает никакой информации при отка зе делителей частоты в одном или другом канале, при срабатывании элемента памяти в случае сбоя отсутствует информация о том, в каком именно делителе канала (в основном или контрольном) произошел сбой, и недостаточная надежность, так как при отказе основного делителя частоты в любом канале на выходе.отказавшего канала отсутствуют выходные сиг" Кроме того, в случае отказа ного делителя частоты, наприме первом канале, при возникновении затем случайного сбоя во втором Канале. устройство становится полностью неработоспособным, так Как после сбоя делители частоты того канала, где произошел сбой, закрываются и не выводятся из закрытого состояния из-за отсутствия сигналов на выходе первого отказавшего канала.Кроме того, устройство становится неработоспособным в случае выхода из строя основного делителя тоты в одном канале и последующвыхода из строя любого из делителей. в другом канале.Цель изобретения - повышение достоверности функционирования и контроля,Для д 6 стижения этой цели в резервированный делитель частоты, содержащий два канала деления, каждый изкоторых состоит из последовательно соединенных делителя частоты, блока контроля сбоев и элемента памяти,а О также элемент задержки, выход которого подключен к другим входам элементов памяти, первый выход каждого из которых соединен с установочным входом делителя частоты своего канала деления, введены элементы И,и ИЛИ, а в каждый канал деления введены дополнительный делитель частоты, дополнительный блок контроля сбоев и дополнительный элемент памяти, соединенные последовательно, а также инверторы, блоки восстановления, блок контроля отказов, выполненный на элементах И, ИЛИ и триггерах, и блок коммутации, выполненный на элементах И и ИЛИ, причем другой вход каждого 25 дополнительного элемента памяти подключен к выходу элемента задержки, а выход - к установочному входу дополнительного делителя частоты своего канала деления, при этом выход дели теля частоты первого канала деления соединен непосредственно с первым входом первого элемента И, с первым входом второго блока восстановления своего канала деления, с первым входом первого блока восстановления другого канала деления и с первыми входами первых элементов И блоков комму тации, и через первый инвертор - с первыми входами дополнительного блока контроля сбоев своего канала деления и с первыми входами всех блоков контроля сбоев другого канала деления, выход дополнительного делителя частоты первого канала деления соединен непосредственно с первыми вхо дами блоков восстановления своего канала деления, с первым входом второго элемента И блока коммутации и с первым входом второго элемента И, а через второй инвертор - со вторыми 50 входами блока контроля сбо .в своего канала деления, выход делителя частоты второго канала деления подключен непосредственно ко второму входу первого элемента И, ко второму вхоцу55 первого блока восстановления первого канала деления и к первому входу второго блока восстановления своего канала деления, а через третий инвертор - к третьим входам всех блоков контроля сбоев первого канала деле ния и к третьему входу дополнительного блока контроля сбоев своего канала деления, выход дополнительного делителя частоты второго канала деления подключен непосредственно ко вто рым входам блоков восстановления ивторого элемента И блока коммутациисвоего канала деления и ко второмувходу второго элемента И, а черезчетвертый инвертор - к четвертымвходам блоков контроля сбоев первого и второго каналов деления и к четвертому входу дополнительного блокаконтроля сбоев первого канала деления, выходы блоков восстановления иэлементов И подключены ко входамэлемента ИЛИ, выход которого соеди" нен со входом элемента задержки, причем первый выход каждого блока конт" роля сбоев подключен к первому входу первого элемента ИЛИ блока .контроля отказов своего канала,целения, второй выход - к первому входу первого элемента И блока контроля отказов другого канала деления, а третий вы" ход - к первому входу второго элемента ИЛИ блока контроля отказов другого канала деления, первый выход каждого дополнительного блока контроля сбоев. соединен со вторым входом пер" вого элемента И блока контроля отказов своеГо канала деления, второй выход - с третьим входом первого элемента И блока контроля отказов другого канала деления, а третий выход с первым входом третьего элемента ИЛИ блока контроля отказов другого канала деления, второй выход каждого элемента памяти подключен к четвертому входу первого элемента И блокаконтроля отказов своего канала деления, а второй выход каждого дополнительного элемента памяти - к первомувходу второго элемента И блока контроля отказов своего канала деления,выход первого элемента И каждогоблока контроля отказов через соответствующий первый триггер соединенсо вторым входом первого элементаИЛИ блока контроля отказов своегоканала деления и со вторым входомвторого .элемента ИЛИ блока контроляотказов другого канала деления, вкаждом блоке контроля отказов выходы элементов ИЛИ через соответствующий второй элемент И подключены ковходу соответствующего второго триггера, один из выходов которого соединен со вторым входом третьего элемента ИЛИ блока контроля отказов другого канала деления, со вторым входом первого элемента И и первым входомтретьего элемента И блока коммутациисвоего канала деления и со вторымвходом первого элемента И блока коммутации другого канала деления, адругой выход - со вторым входом второго элемента И блока коммутации своего канала деления, при этом в каждом блоке коммутации выходы элементов И подключены ко входам соответствующего элемента ИЛИ, а выход второгоэлемента И соединен также со вторым входом третьего элемента И блока ком=мутации другогб канала деления.Примем состояние триггеров, при котором на нулевом выходе разрешающий потенциал, за нулевое (0), а состояние., при котором на единичном выходе разрешающий потенциал, за единичное (ф 1 1) .Резервированный делитель. частоты работает следующим образом.В исходном состоянии элементы 13-16 памяти и триггеры 36,37 блоков 29,30 контроля отказов обоих каналов находятся в нулевом состоянии. Элементы И 40 обоих каналов открыты по первым входам разрешающими На чертеже представлена структурная электрическая схема резервированного делителя частоты.Резервированный делитель частотысодержит делители 1,2 частоты первого канала деления, делители 3,4 частоты второго канала деления, блоки5-8 контроля сбоев, состоящие изэлементов И 9 - 12, элементы 13-16памяти, инверторы 17-20, блоки восстановления на элементах И 21-24,элемент ИЛИ 25, элементЫ И 26,27,элемент 28 задержки, блоки 29, 30контроля отказов соответственно пер.вого и второго каналов, состоящиеиз элементов И 31,32,элементов ИЛИ 33 ЗБ и триггеров 36, 37, блоки 38, 1539 коммутации соответственно первого и второго каналов, состоящие изэлементов И 40-42 и элемента ИЛИ 43.Первые входы элементов И 9-11 каждого из блоков 5-8 контроля сбоев объединены и подключены к выходам делителей 1-4 частоты соответственно.Вторые входы элементов И 9-11 бдоков6-8 контроля сбоев соответственно, подключены через инвертор 17 к выходу делителя 1 частоты, Вторые входыэлемента И 9 блока 5 контроля сбоеви элементов И 10 блоков 7,8 контролясбоев подключены через инвертор 18к выходу делителя 2 частоты, Вторыевходы элементов И 10 блоков 5,6 контроля сбоев и элемента И 9 блока 8контроля подключены через инвертор19 к выходу делителя 3 частоты. Вторые входы элементов И 9-11 блоков5-7 контроля сбоев соответственноподключены через инвертор 20 к выходуделителя 4 частоты. Выходы элементовИ 9-11 блоков 5-8 контроля сбоев подключены через соответствующий элементИ 12 ко входу элементов 13-16 памяти соответственно, Единичные выходыэлементов 13-16 памяти подключены кустановочным входам делителей 1-4частоты соответственно, Нулевые входы элементов 13-16 памяти объединены и подключены через элемент 28 задержки к выходу элемента ИЛИ 25,входы которого соединены с выходамиэлементов И 26,27, и блоков восстановления на элементах И 21-24. Выход делителя 1 частоты подключен кпервым входам элементов И 21, 22, 27,Выход делителя 2 частоты подключенк первым входам элементов И 26,23 .и ко второму входу элемента И 21,Выход делителя 3 частоты подключенко вторым входам элементов И 22,26 и к первому входу элемента И 24.Выход делителя 4 частоты подключенко вторым входам элементов И 23,24,27. Выходы элемента И 9 блока 5 60контроля сбоев и элементов И 10 блоков 7 и 8 контроля сбоев подключеныко входам элемента И 31 блока 29 контроля отказов первого канала деления,а выходы элемента И 9 блока 8 конт роля сбоев и элементов И 10 блоков5,6 контроля сбоев - ко входам элемента И 31 блока 30 контроля отказов второго канала деления. Выходыэлементов И 9 блоков 6,7 контролясбоев подключены к первым входам эле"ментов ИЛИ 33 соответственно блоков29,30 контроля отказов, выходы элементов И 11 блоков 6,7 контроляк первым входам элементов ИЛИ 34 со"ответственно блоков 30 и 29 контроля, а выходы элементов И 11 блоков.5 и 8 контроля - соответственно ковходам элементов ИЛИ блоков 30 и 29контроля. Выходы элементов И 31 каждого канала подключены к единичнымвходам триггеров 36 соответствующего канала, Единичные выходы триггеров 36 каждого канала подключены ковторым входам элемента ИЛИ 33 собственного канала и элемента ИЛИ 34другого канала. Выходы элементовИЛИ 33-35 каждого канала подключенычерез соответствующие элементы И 32к единичньм входам триггеров 37 собственного канала. Нулевые выходытриггеров 37 первого и второго каналов подключены к первым входамэлементов И 40 блоков 38,39 коммутации соответственно. Единичные выходы триггеров 37 каждого каналаподключены ко вторым входам элементов ИЛИ 35 другого канала, к первымвходам элементов И 41, 42 собственного канала и ко вторым входам элемента И 42 другого канала. Вторыевходы элементов И 41 каждого каналаподключены к выходам элементов И 40другого канала. Вторые входы элементов И 40 первого и второго каналовсоединены соответственно с выходамиделителей 1,4 частоты. Четвертыевходы элементов И 31 первого и второго каналов соединены с нулевымивыходами элементов 14 и 15 памятисоответственно, а четвертые входыэлементов И 32 первого и второгоканалов соединены с нулевыми выходами элементов. 13 и 16 памяти соответственно. Выходы элементов И 40-2каждого канала подключены через соответствующий элемент ИЛИ 43 к выходам соответствующего канала устройства. Входы делителей 1-4 частотысоединены со входом устройства.1(высокими) потенциалами нулевых выходов триггеров 37 собственного канала, а элементы И 41 обоих каналов закрыты по первым входам запрещающими (низкими) потенциалами единичных . выхс ов триггеров 37 собственного .,знала.Элементы И .42 обоих каналов закрыты по первому и второму входам низкими потенциалами единичных выходов триггеров 37 соответственно собственного и другого каналов. Элементы И 31, 32 блока 29 контроля 1 Р отказов первого канала от,крыты по четвертым входам высокими потенциалами нулевых выходов элементов 14 и15 памяти, а элементы И 31, .32 блока 30 контроля отказов второго канала 15 открыты по четвертым входам высокими потенциалами нулевых выходов элементов 15 и 16 памяти соответственно. Входная последовательность импульсов поступает на входы делителей 1- 4 частоты. Импульсы с выходов делителей 1-4 частоты поступают на первые входы элементов И 9-11 соответствующих блоков 5-8 контроля сбоевНа вторые входы элементов И 9-11 каждого блока 5-8 контроля поступают импульсы с выходов трех других делителей частоты через инверторы 17-20. Выходные импульсы делителя 1 частоты поступают также на первые входы элементов И 21, 22, 27 и через открытый элемент И 40 и элемент ИЛИ 43 блока 38 коммутации - на выход первого канала устройства, Выходные импульсы делителя 4 частоты поступают также на первые входы элементов И 23, 24, на второй вход элемента И 27 и через открытый элемент И 40 и элемент ИЛИ 43 блока 39 коммутации - на выход второго канала устройства. Выходныеимпульсы делителя 2 часТоты поступают также на первый вход элементаИ 26,на вторые входы элементов И 21,23 и на третьи входы элементов И 42обоих каналов. Выходные импульсыделителя 3 поступают на вторые входыэлементов И 22, 24, 26..При совпадении импульсов на выходах делителей 1-4 частоты элементыИ 9-11 блоков 5-8 контроля сбоевостаются закрытыми, а на выходе элемента ИЛИ 25 появляется сигнал, который через элемент 28 задержки поступает на нулевые. входы элементов13-16 памяти, подтверждая нулевоесостояние блоков 5-8 контроля сбоев,соответствующее исправному состояниюделителей частоты,В случае возникновения сбоя, например в делителе 1 частоты, на еговыходе появляется сигнал, опережающийсигналы на выходах других делителейчастоты. При этом отКрываются элемеиты И 9-11 блока 5 контроля сбоев,которые, открывая элемент И 12, устанавливают в 1 элемент 13 памяти.При этом высокий потенциал единич- ч ного выхода элемента 13 памяти устанавливает делитель 1 частоты в исходное состояние и держит его в этом состоянии (делитель останавливается), низким потенциалом нулевого выхода элемента 13 памяти закрывается по четвертому. входу элемент И 32 блока 29 контроля отказов первого канала. При появлении затем импульсов на выходах делителей 2-4 выходной сигнал элемента ИЛИ 25 через элемент 28 задержки подтверждает исходное состояние элементов 14-16 памяти и возвращает в исходное состояние элемент 13 памяти, При этом снимается сигнал с установочного входа делителя 1 час;тоты, и он начинает работать. После восстановления сбившегося делитейя частоты по исправным последний начинает работать синхронно с другими делителями, т.е, импульсы на выходах всех делителей частоты появляются одновременно. При изменении состояния элемент памяти сигнализирует о сбое соответствующего делителя частоты.В случае возникновения сбоев в двух любых делителях частоты во время одного цикла работы делителей срабатывает элемент памяти одного. соответствующего блока контроля сбоев и устанавливает в исходное состояние свой делитель частоты, затем- элемент памяти другого соответствующего блока контроля и устанавливает в исходное состояние свой делитель частоты, После появления Импульсов на выходах двух других исправных делителей частоты сигнал с выхода элемента ИЛИ 25 через элемент 28 задержки восстанавливает исходное состояние переключавшихся элементов памяти, в результате чего восстанавливается работа делителей частоты, в которых произошел сбой, После восстановления сбившихся делителей частоты последние начинают работать синхрон" но с двумя другими делителями частоты. При этом на выходы обоих каналов устройства сигналы выдаются без потери инФормации. При отказах делителей частоты устройство работает следующим образом.В случае отказа (отсутствие выходного импульса), например, делителя 1 частоты с появлением сигналов на выходах делителей 2-4 частоты открываются элемент И 9 и элементы И 11 блоков 6-8 контроля сбоев соответственно,выходные сигналы которых через элементы ИЛИ 33-35 открывают элемент И 32 блока 29 контроля отказов первого канала. Выходной сигнал элемента И 32 устанавливает в единичное состояние триггер 37. При этом низким потенциалом нулевого выхода триггера 37 закрывается элемент И 40 блока 38 коммутации первого канала, высоким потенциалом единичного822375 Формула изобретения Резервированный делитель частоты, содержащий два канала деления, каждый из которых состоит иэ последовательно соединенных делителя частоты, блока контроля сбоев и элемента памяти, а также элемент задержки, выход которого подключен к другим входам элементов памяти, первый выход каждого из которых соединен с установочным входом делителя частоты своего канала деления, о т л и ч а ю щ и й с я тем, что, с целью повышения выхода открываются по первому входу элемент И 42, закрытый по второму входу низким потенциалом единичного выхода триггера 37 второго канала,и по первому входу-элемент И 41. При этом выходной сигнал делителя 4 частоты, поступающий через элементы И 40, ИЛИ 43 блока 39 коммутации на выход второго канала, подается одновременно с выхода элемента И 40 на вход элемента И 41 первого канала и открывает его.Выходной сигнал элемента И 41 через элемент ИЛИ 43 блошка 38 коммутации поступает иа выход первого канала устройства.Таким образом, приотказе, напри" мер, делителя 1 частоты выходные 15 сигналы выдаются с выходов обоих каналов устройства, Сигнал с единично" го выхода триггера 37 блока 29 контроля отказов сигнализирует об отказе делителя 1 частоты, Аналогичным 20 образом устройство работает в случае отказа делителя 4 частоты. Тогда с появлением сигналов на выходах де". лителей 1-3 частоты, открываются элементы И 11 и И 9 соответственно блО- ков 5-7 контроля сбоев, выходные Сигналы которых через элементы ИЛИ 33- 35 и элемент И 32 устанавливают в ф 1 ф триггер 37 блока ЗО контроля отказов второго канала, При этом закрывается элемент И 40 и открыва ется элемент И 41 блока 39 коммутации и на выход второго канала устройства проходят выходные сигналы делителя 1 частоты через элемент И 40 первого канала и элементы И 41 и35 ИЛИ 43 второго канала. Сигнал с единичного выхода триггера 37 блока 30 контроля указывает на отказ делителя 4 частоты.В случае выхода из строя делителя 40 4 частоты после предварительного отказа делителя 1 элементы ИЛИ 34, 33 блока 30 контроля открываются выход- ными сигналами элементов И 11 и И 9 блоков 6,7 контроля соответственно, 45 а элемент ИЛИ 35 открыт высоким . потенциалом единичного выхода триггера 37 блока 29 контроля. При этом открывается элемент И 32 и устанавливает в 1 триггер 37 блока ЗО 50 контроля отказов. При установке в 1 триггеров 37 обоих каналов открыты по первому и второму входам элементы И 42 обоих каналов. При этом выходные сигналы делителя 2, поступающие на третьи входы элементов И 42 обоих каналов, открывают их и через элементы ИЛЙ 43 проходят на выходы обоих каналов устройства.При отказе делителя 2 частоты выходными сигналамй элемента И 9 бло" 60 Ка 5 контроля и элементов И 10 блоков 7,8 контроля открывается эле" мент Й 31 и устанавливает в ф 1 ф триггер 36 блока 29 контроля, а при отказе делителя 3 частоты выходными Б 5 сигналами элемента И 9 блока 8 контроля и элементов И 10 блоков 5,6 контроля открывается элемент И 31 и устанавливает в 11 триггер Зб блока 30 контроля отказов,Предлагаемое устройство позволяет повысить достоверность функционирования благодаря исключению потери инФормации на выходах устройства при случайном сбое двух делителей частоты во время одного цикла. При сбое любого из делителей частоты после появления сигнала на его выходе происходит закрывание только дайного делителя Открывание делите" ля частоты (возобновление его работы) происходит по сигналу блока восстановления, который срабатывает при правильной работе хотя бы двух делителей частоты. Поэтому при сбое двух любых делителей частоты во время одного цикла работы происходит их поочередное закрывание с последующим возобновлением их работы по сигналу блока восстановления, который появляется по окончании данного цикла работы двух других делителей.Кроме того, устройство позволяет также повысить достоверность контроля благодаря тому, что оно выдает информацию как при сбое, так и при отказе каждого конкретного делителя частоты; и увеличить надежность за счет того, что при отказе рабочего делителя частоты в одном из каналов на выход данного канала начинают поступать через соответствующий блок коммутации импульсы с выхода рабочего делителя частоты другого канала. В случае возникновения после этого случайного сбоя в одном из делителей частоты другого канала устройство остается работоспособным и выходные сигналы продолжают выдаваться по обоим каналам. Предлагаемое устройство остается работоспособным и после отказов рабочих делителей частоты в обои каналах. При этом на оба выхода устройства проходят выходные сигналы контрольного делителя частоты первого, канала через соответствующие блоки коммутации.достоверности Функционирования иконтроля, в него введены элементы Ии ИЛИ, а в каждый канал деления введены дополнительный делитель частоты, дополнительный блок контролясбоев и дополнительный элемент памяти, соединенные последовательноа также инверторы, блоки восстановления, блок контроля отказов,выполненный на элементах И, ИЛИ и триг. - .герах, и блок коммутации, выполненный на элементах И и ИЛИ, причемдругой вход каждого дополнительногоэлемента памяти подключен к выходуэлемента задержки, а выход - к установочному входу дополнительного делителя частоты своего канала деленияпри этом выход делителя частоты первого канала деления соединен непосредственно с первым входом первогоэлемента И, с первым входом второгоблока восста.новления своего каналаделения, с первым входом первогоблока восстановления другого каналаделения и с первыми входами первыхэлементов И блоков коммутации, и через первый инвертор - с первыми входамк дополнительного блока контролясбоев своего канала деления к с перВьмк Входамк Всех блоков контролясбоев другого канала деления, Выходдополнительного делителя частоты перВого капала деления соединен непосредственно с первымк Входамк блоков восстановления своего каналаделенкяр с первым входом второгоэлемента И блока коммутации к с первым входо,.: Вт арого элемента И, а через второй кнвертор - со ВТОрымквходам:.:. блока контроля сбоев своегоканала деления и со вторымиВХОДамк всех блоков контрол Я сбоев ;.;ру;ого канала деления выход дел;т;-я частоты второгоканала .еикя подключен непосредственно ко второму входу первогоэлемента И, ко второму входу первого блока Во становления горного канала деления к к:ервому входу второго блока Восстановления своегоканала деления, а через третий кнвартор - к третьим входам всех блоковконтроля сбоев первого канала деленкя и к третье,у входу дополнительного блока контроля сбоев своего кана:в деления Выход допОлнктельнОГОделителя 1 атоты второго канала деления подклпц.е непосредственно коВторым входам блоков восстановленияи вторсго элемента И блока коммутации своего какала деления и ко второму Входу ьторсго элемента И, а через четверты; инвертор - к четвертымВходам блоков контроля сбоев первого и второго каналов деления к кчетвертому входу дополнительчогоблока контроля сбоев первого каналаДЕЛЕНИЯ, ВЫХОДЫ блокОВ ВОССтаНОвленияИсточники инФормации,принятые во внимание при экспертизе 1. Авторское свидетельство СССР Р 499672, кл. Н 03 К 21/34, 1974 прототип).5 О 15 20 25 3 О 35 4 О 45 50 и элементов И подключены ко входамэлемента ИЛИ, выход которого соединен со входом элемента задержки,причем первый выход каждого блока контроля сбоев подключен к первому входупервого элемента ИЛИ блока контроляотказов своего канала деления, второй выход - к первому входу первогоэлемента И блока контроля отказовдругого канала деления, а третий выход - к первому входу второго элемента ИЛИ блока контроля отказов другогоканала деления, первый выход каждогодополнительного блока контроля сбоевсоединен со вторым входом первогоэлемента И блока коятроля отказовсвоего канала деления, второй, выходс третьим входом первого элемента Иблока контроля отказов, другого канала деления, а третий выход - спервым входом третьего элемента ИЛИблэка контроля отказов другого кана"ла деления, второй выход каждогоэлемента памяти подключен к четвертому входу первого элемента И блокаконтроля отказов своего канала деления, а второй выход каждого дополнительного элемента памяти - к первому входу второго элемента И блокаконтроля отказов своего .канала де-ления, выход первого элемента И каждого блока контроля отказов черезсоответствующий первый триггер соединен со вторым входом первого элемента ИЛИ блока контроля отказовсвоего канала деления и со вторымвходом второго элемента ИЛИ блокаконтроля отказов другого канала деления, в каждом блоке контроля отказов выходы элементов ИЛИ через со-.Ответствующий второй элемент И подключены ко входу соответствующегоВторого триггера, один из выходовкоторого соединен со вторым входомтретьего элементаИЛИ блока контроля отказов другого канала деления, со вторым входом первсгоэлемента И к первым входом третьего элемента И блока коммутации своего канала деления и со вторым входом первого элемента И бло"ка коммутации другого канала деления, а другой выход - со вторымвхоцом второго элемента И блока коммутации своего канала деления, приэтом в каждом блоке коммутации вы-ходы элементов И подключены ко входам соответствующего элемента ИЛИ,а Выход второго элемента И соединентакже со вторым входом третьего элемента И блока коммутации другогоканала деления,