Узел контроля вычислительной системы

(57) Иза к вычис быть ис- контрал етение относит технике и маже для встраенно е к тра те хн 1 гче с Ульянова (Лелительнаи пальзова) асинхроннь систем, а матиэиров блоков. Ц ние аблас чения кла)х И. Д. Липецкаяанков нного кантрол ль иэобретени и ровых асп)иреет увели 6864,1976.ьствс СССР11/26, 1985.применения 3 са обнаруживае)х неиспра настей при дав ател фровых б а и трале по с инхронных ц целью в узе астных и а ов, С этойадержащий дв нт л и дваи четва ЛИ. а триггерены третиниспаль е. бы о кант вычисл аратур я цифр ано я синхроннь)х истем, а т ци рав итель ных кж аг) тамапп ных бл ков,Цель ласти примкласса об(возникающ ых вычг контроле иасинхронн) эла контвременная диагрроля в ждущемприведенной наУзел контражит элементы ИЛ амь)а рабарежиме са Гфиг,б.ля (см.1-3,а )иг. на схеме ем1) садерггеры 4 и фи тр хем опт)о ОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР ОПИСАНИ К АВТОРСКОМУ(71) Ленинградский элкий институт им. В.11,нина)(56) Патент США 9 397кл. 235-153, опублик.Авторское свидетелР 1149265, кл, С 06 Г ние относится к вычислитизированпаго контрал за бре те нил - расширение абенения за счет увеличения наруживаемых неисправностейих в синхронных и асинхранслительньгх спсгемах) приоследовательнаетных и )х цифровых блоков.1 изображена функцианальузла контроля; на фиг.2 ключения узла контроля к уемому блоку для случая ега КОИТРОЛЯ ВЬИИСЛИТЕЛЬО авых вычислительных также в аппаратуре автоиспользования в известном объекте; на фиг.3 - временная диаграмма работы узла контроля в схеме, приведенно на фиг.2; на фиг,4 - схема подключения узла контроля в системе тестовога диагностирования, работающей в од нотактном режиме (для синхронных вычислительных систем); на фиг.5 - вре менная диаграмма работы узла контрол в семе, приведенной на фиг.4; на фиг.б - схема подключения узла контроля к асинхроннои вычислительной системе в ждущем режиме; на фиг.7элементы И 6-9 и имеет первый информационный вход 10, вход 11 синхронизации, второй информационный вход12, вход 13 начальной установки, выходы 14-17 результата. 15Кроме того, на фиг.2 дополнительнопоказаны объект 18 контроля и узел19 контроля. На фиг.4, кроме объекта18 контроля и узла 19 контроля,изображены блок 20 памяти тестов,20многоканальный сигнатурный анализатор 21 и блок 22 индикации, На фиг.6,кроме узла 19 контроля и блока 22 индикации, дополнительно изображеныведущий блок 23 (активное вычислительное устройство), ведомый блок24 (пассивное вычислительное устройство), блок 25 регистровой памяти,блок 26 обработки измерительной информации и элемент ИЛИ 27.Узел работает следующим образом.30Узел может работать в однотактном и ждущем режиме.В однотактном режиме на соответствующжс выходах 14-17 узла формируются сигналы У, У, У , 14 при возник - 35 новении всех возможных комбинаций входных сигналов Х и Х , поступающих соответственно на входы 10 и 12 в соответствии с уравнением (1)40 В каждом такте на одном из выходов узла формируется единичный сигнал, индициирующий появление определенной комбинации входных сигналов. Установка триггеров 4 и 5 осуществляется по сигналу синхронизации С, поступающему на вход узла, Начальная установка триггеров 4 и 5 вновь, осуществляется перед подачей каждого синхроимпульса55 путем подачи сигнала К начальной установки на вход 13 узла. При этом сигнал, соответствующий "логической единице , с выхода элемента ИЛИ 3 Элементы И 6-9 обеспечивают формирование сигналов на выходах 14-17 в соответствии с таблицей. поступает на входы начальной установки триггеров 4 и 5. Этот режим работыможет быть использован при работе уз-. ла в качестве схемы сравнения в составе внешних средств тестового диагностирования (при необходймости сравнения в каждом такте контролируемого и эталонного сигналов), В ждущем режиме работы узла контролируется появление определенной комбинации сигналов Х и Х на входах 10 и 12 на заданный промежуток времени. Подобные ситуации возникают при организации асинхронной связи между вычислительными устройствами по принципу "управляющий - управляемый ("активный - пассивный"). Таким образом при работе в ждущем режиме узел предназначен для использования в составе встроенных средств контроля вычислительных систем с асинхронным принципом связи между вычислительными устройствами.1П р и м е р. Пусть активным уров= нем управляющего (Х,) и ответного (Х ) сигналов будет являться единич 2ный уровень. Приход активного управляющего сигнала Х 1 на вход 10 узла формирует на выходе первого элемента ИЛИ 1 сигнал "логической единицы", который при поступлении на информационный вход первого триггера 4 ус" танавливает триггер в единичное состояние при приходе на вход С единичного синхроимпульса с входа 11 узла, Сигнал, соответствующий логической единице , с прямого выхода первого триггера 4 поступает на первый вход первого элемента ИЛИ 1. Первый триггер 4 блокируется в единичном состоянии. Приход за определенный промежуток времени С ответного сигнала Х на вход 13 узла формирует на вылходе второго элемента ИЛИ 2 сигналлогической единицы , который припоступлении на информационный вход второго триггера 5 устанавливает триггер в единичное состояние. Сигнал, соответствующий "логической единице , с прямого выхода второго триггера 5 поступает на первый вход второго элемента ИЛИ 2. Второи триггер 5 блокируется в единичном состоянии. В известном устройстве в тест включены лишь пары наборов Х, = О, Х = 1 и Х = 1 Х = О. Таким обра 2 ( ф 2зом не проверяются ситуации Х, = 1, Х = 1 (разрешение обмена) и Х = О2 1 ф Х = О (пауза).В данном узле наблюдаеагся два варианта начальной установки.Сигнал К начальной установки подается с входа 13 узла на первый вход третьего элемента ИЛИ 3, на выходе которого формируется сигнал, соответствующий логической единице", поступающий на входы К начальной установки обоих триггеров 4 и 5. При этом сигнал начальной установки по входу 13 подается с периодом, равнымпо истечении которого производится анализ подаваемых на входы 10 и 12 сигналов Хи Х 2. Кроме того, оба триггера 4 и 5 бнуляются путем подачи на входы К начальной установки триггеров 4 и 5 сигнала, соответствующего логической единице , с выхода третьего элемента ИЛИ 3, на второй вход которого с выхода первого элемента И 6 поступает сигнал У 1 = 1. Это позволяет подготовить узел контроля к приему новой информации за меньший промежуток времени. Формула изобретенияУзел контроля вычислительной системы, содержащий два триггера и два 10 15 20 25 30 35 40 элемента И, причем прямой выход первого триггера соединен с первыми входами первого и второго элементов И, прямой выход второго триггера подключен к второму входу первого элемента И, а,выходы первого и второго эле - ментов И являются соответственно первым и вторым выходами результата узла, отличающийся тем,что, с целью расширения области применения за счет увеличения классаобнаруживаемых неисправностей приконтроле последовательностных иасинхронных цифровых блоков, он содержит третий и четвертый элементы Ии три элемента ИЛИ, при этом прямыевыходы первого и второго триггеровсоединены с первыми входами соответственно первого и второго элементовИЛИ, вторые входы которых являютсясоответственно первым и вторым информационными входами узла, выходы первого и второго элементов ИЛИ подключены к информационным входам соответственно первого и второго триггеров, первый и второй входы и выходтретьего элемента ИШ 4 соединены соответственно с входом начальной установки узла, выходом первого элемента И ивходами сброса первого и второготриггеров, второй вход второго элемента И подключен к инверсному выходувторого триггера, первые входы третьего и четвертого элементов И соединены с инверсным выходом первого триггера, вторые входы третьего и ч твертого элементов И подключены соответственно к прямому и инверсному выходамвторого триггера, а выходы третьего ичетвертого элементов И являются соответственно третьим и четвертым выходами результата узла,