Цифровой фазовый детектор для синтезаторов частот

15 Изобретение относится к импульсной и вычислительной технике и может быть использовано для получениясетки стабильных частот в приемопередающей и измерительной аппаратуре.Целью изобретения является расширение функциональных возможностей путем придания ему свойств 10частотного детектора.На фиг. 1 приведена структурнаяэлектрическая схема предлагаемогоустройства; на.фиг. 2 - временныедиаграммы, поясняющие работу устройства; на фиг, 3 - один из вариантов структурной электрическойсхемы фазорасщепителя со схемамисовпадения; на фиг . 4,5 - времен. ные диаграммы работы в режиме частотного детектирования,Цифровой фазовый детектор содержит фазорасщепитель .1 со схемамисовпадения, имеющий импульсные входы (шины) 2 и 3 соответственно для 25первойи второй импульсных после.довательностей и выходы 4,5 и 6,элемент ИЛИ 7, элемейтИ 8, элемент 9 задержки, элемент И 1 О, инвер-тор 11, преобразователь 1 2 кода, инвертор 13, элемент И 14, сумматоры.15 и 16, элемент И .17, КЯ-триггер 18,элемент И 1 9, мультиплексор 20 регистр 21, элемент ИЛИ 22, элемент23 задержки, регистр 24, суьщирующий цифроаналоговый преобразователь(ЦАП) 25 и выход 26.Первый выход 4 фазорасщепителя 1через элемент И 1 9 соединен с входомустановки "1" регистра 24, а через 40последовательно соединенные элементы И 10, элемент ИЛИ 22 и элемент 23задержки с тактовым входом регистра24, Второй выход 5 фазорасщепителя1 соединен с входом установки 0 регистра 21, а через последовательносоединенные элементы 9 задержки иэлемент И 14 соединен с тактовымвходом регистра 21.Третий выход 6 фазорасшепителя 1 50соединен с входом элемента ИЛИ 7,выход которого через элемент И 17 соединен с входом установки "0 регистра 21 и через элемент И 8 с вторымвходом элемента ИЛИ 22. Входы ВБтриггера 18 соединены с входамиэлемента ИЛИ 22, а выход - с управляющим входом мультиплексора 20,информационные входы которого соединены с выходами сумматоров 15 н 16.Выход мультиплексора 20 соединен синформационным входом регистра 24,выход которого соединен с входамисумматоров 1 5 и 16 и ЦАП 25. Второйвход сумматора 15 соединен с однойшиной кодового сигнала, другая шинакоторого соединена с входами преобразователя 12 кода и информационнымвходом регистра 21, выход которогосоединен с вторым входом ЦАП 25. Выход преобразователя 12 кода соединенс вторым входом сумматора 16, выходпереполнения которого соединен с вторым входом элемента И 8 и через инвертор 13 с вторым входом элементаИ 1. Выход переполнения сумматора15 соединен с вторым входом элементаИ 19 и через инвертор 11 с вторымвходом элемента И 1 О.Фазорасщепитель 1 содержит ждущиймультивибратор (одновибратор) 27,формирователь 28 импульсов, одновибратор 29, элементы И 30, 31, одновибратор 32, инвертор 33, элементы34 и 35, и одновибратор 36.Объединенные входы одновибратора27 и 29 соединены с входом 2 фазорасщепителя .1 . Выход одновибратора27 через формирователь 28 импульсовсоединен с выходом 4 фазорасшепителя 1. Выход одновибратора 29 черезпоследовательно соединенные элементыИ 30 и 31 и одновибратор 32 соединены.с выходом 5 фазорасщепителя 1, ачерез последовательно соединенныеинвертор 33, элементы И 34 и 35 иодновибратор 36 - с выходом б фазорасщепителя 1 Второй выход одновибратора.32 соединен с вторым входом элемента И 35, а второй выхододновибратора 36 соединен с вторымвходом элемента И 31. Вторые входыэлементов И 30 и 34 соединены свходом 3 фазорасщепителя 1,Устройство работает следующим образом.С помощью сумматоров 15 и 16 ирегистра 24, подключаемого к сумматорам через мультиплексор 20, происходит добавление числа а к содержимому регистра 24 на каждом тактепервой из сравииваемых импульсныхпоследовательностей и вычитание числа Ь на каждом такте второй последовательности импульсов. Названныеэлементы схемы образуют накапливаюсор 20 на замыкание цепи выход сумматора 16 - Р-вход регистра 24, а далее импульс через элемент ИЛИ 22 и элемент 23 задержки воздействует на С-вход регистра 24, т.е, происходит вычитание числа Ь из содержимого регистра. Величина задержки С, в элементе 9 должна несколько превышать величину 28, чтобы импульсы д(й-Г) и дд (1- ь,), производящие соответственно прибавление и вычитание чисел а и Ь в регистре 24, были разнесены по времени на величину большую., чем разрешающая способность регистра 24 по С-входу.В случае, когда импульсы ЮфТ) попадают в серию(С), они не поступают на регистр 21, а производят вычитание числа Ь в регистре 24 аналогично импульсам Ю 8(й- Я,), с которыми они суммируются на элементе ИЛИ 7.Цифровые процессы 8,(й) и 8(С) с выходов соответственно регистров 24 и 21 поступают на входы суммирующего ЦАП 25, преобразующего сумму д(С) процессов аналоговый эквивалент С(7, передаваемый на выход 26 устройства,Как видно из фнг.2. результирующий процесс а(й) содержит постоянную составляющую д, и пилообразные составляющие с частотами Г,1 и Г. Аналоговые эквиваленты последних двух составляющих устраняются петлевым фильтром, а постоянная составляющая - аналог я пропорциональная эквивалентной разности фаз импульс 5 15396 щий сумматор (НС), в структуре которого поочередно используется один1 из суммаоров 15 или 16 в зависимости от логического уровня на управляющем входе мультиплексора 20.5Вычитание числа Ь происходит путем подачи его на вход сумматора 1 6 через преобразователь 12 кода, который преобразует его в дополнитель ный код.В режиме фазового детектирования (фиг.2) числа а и Ь связаны с частотами Г и Гц первой с(Е) и второй Р(С) импульсных последовательностей на входах 2 и 3 устройства соотношением Ид = ЬЕп, благодаря чему возрастание числа 8,(й) в регистре 24 под действием импульсов первой последовательности в среднем 20 по времени компенсируется его убыванием под действием .импульсов второй последовательности. При этом переполнение сумматора 15 отсутствует, а сумматор 16 постоянно пере полнен.Выход переполнения сумматора 15 через инвертор 11 подключен к одному из входов элемента И 10, что позволяет импульсам с(с - ) с первого30 выхода 4 фазорасщепителя 3 проходить через последовательно включенные элемент И 1 О элемент ИЛИ 22 и эле-, мент 23 задержки на С-вход регистра 24. Эти же импульсы, поступая на второй вход КБ-триггера 1 8, устанавливают последний в состоянИе, при котором к Р-входу регистра 24 через мультиплексор 20 подключается выход сумматора 15, т,е, происходит прибавле ние числа а. Время задерпхив элементе 23 равно или несколько превышает суммарное время переключений КБ-триггера 38 и мультиплексора 20.Для вычитания числа Ь использу 45 ются две серии импульсов второй последовательности, получаемые в фазо-расщепителе 1, На выходе 5 сформированы импульсы (й), находящиеся во временной области + ь относительно положения импульсов Юд(й - 2) на выходе 4. На выходе 6 - импульсы д д (й), не входящие в названную область, Времяс некоторым запасом равно разрешающей способно, сти регистра 24 по С-входу.Если импульс Фв (С) появляется в области + , т.е. действует практически одновременно с импульсом/ 77 6Р(1- 8), он попадает в серию импульсов,Ри с выхода 5 фазорасВлщепителя 1 поступает на второй регистр 21 для установки его в состояние 0, Этот же импульс спустя времяопределяемое элементом 9 задержки,приходит через элемент И 14 на С-вход регистра 21 и устанавливает его в исходное состояние - хранение числа Ь (П-вход регистра подключен к второй кодовой шине устройства). Одновременно задержанный импульс через элемент . ИЛИ 7 и элемент И 8,поступает на первый вход КБ-триггера 18, который переводит мультиплек" ных последовательностей Р (С), Ф(С) проходит с выхода детектора в цепьуправления частотой генератора.Если фактическое значение частотыуправляемого генератора (например, 1539677частоты Г ) отличается от установившегося значения, определяемого выражением Г = аГд/Ь, устройство переходит в режим частотного детектора идействует следующим образом,При Г ( Г сумматор 15 со временем переполняется, на выходе инвертора 11 появляется логический уровень "0" и элемент И 10 запирается,препятствуя прохождению импульсовЮ (-2) на С-вход регистра 24, В тоже время импульспереполнения открывает элемент И 19, пропуская импульсы Рд(й- С) на вход установки регистра 24 в состояние "1", в котором числовое значение кода на выходе регистра максимально.Временные диаграммы (фиг.4) иллюстрируют работу детектора в режиме1частотного детектора при Г з с Г , гдев качестве примера выбраны значения:а = 4; Ь = 5 ц = 16, где ц - емкость регистра 24, а следовательнои сумматоров 15 и 16. Постоянная составляющая 80 в этом случае приближается к максимально возможному уровнюц+Ь= 20. В синтезаторе частот, гдедействует отрицательная обратнаясвязь по петле ФАПЧ, это приведет к 30смещению частоты управляемого генератора в сторону ее повышения до частоты Й , на которой произойдет ее захват опорной частотой Гд, и устройствоперейдет в режим фазового детектора.Временные диаграммы (фиг.5) иллюстрируют работу детектора в режиме частотного детектирования при ЙГ, .При й ) Гн процесс в регистре 24происходит в направлении уменьшения 40содержимого регистра и с течениемвремени сумматор 16 выходит из состояния переполнения, Тогда запирается элемент И 8, препятствуя проходитьимпУльсам; сРВЯ(С), сРд(- ь,) на Свход регистра 24 (для вычитания числа Ь), а эти импульсы проходят через элемент И 17 на вход установкирегистра 24 в состояние 0, Одновременно с помощью элемента И 14 блокируется С-вход регистра 23, и он устанавливается в состояние "0 импуль сами 0 ад(г.)Постоянная составляющая е здесьприближается к минимальному возможному значению, равному нулю. В силудействия отрицательной, обрати йсвязи по частоте в петле АПЧ этоприведет к уменьшению частоты пока она не достигнет значения ГД Эпри котором и произойдет синхронизация петли,Фазорасщепитель 1 работает следующим образом.Для получения импульсов дд (й-)на выходе 4 фазорасщепителя используется одновибратор 27 и формирователь 28 импульсов. Одновибратор. 27запускается импульсами дд(С) и формирует импульсы отрицательной полярности длительностью С, а формирователь 28 импульсов срабатывает от положительного перепада этих импульсов,Импульсы й (С), Определяющие временную область + 2 относительноимпульсов У (- С), образуются спомощью одновибратора 28. Их длительность равна 2 Г . Они открывают элемент И 30 для прохождения импульсовд (г) через элемент И 31 и одновибратор 32 на выход 5 фазорасщепителя,т.е. определяют импульсы сериифвд(")Аналогично устроен канал формирования серии импульсов сР 7(С) навыходе 6 фазорасщепителя, отличающийся лишь наличием инвертора 33 дляполучения импульсов Б , содержащий также элементы И 34 и 35 и одновибратор 36,Элементы И 31 и 35 и одновибраторы32 и 36 служат для исключения возможности попадания одного и того же импульса 1 (й) одновременно в серииЮд(С) и Рад , т.е. соответственно на выходы 5 и 6 фазорасщепителя. При отсутствии указанных элементов это могло произойти при попадании импульса Рв(С) на элементахИ 30 и 34 на фронты импульсов и (г.)и Кд(С), в результате чего он делился бы на два импульса, один из которых проходил бы на выход 5, а дру"гой - на выход 6. Такая ситуацияисключается тем, что первый (по времени) из названных импульсов, проходя через открытый соответствующийэлемент И 30 и 34, запускает соответствующий одновибратор 32 и 36,который импульсом со своего инверсного выхода запирает элемент И 31и 35 соседнего канала, препятствуясрабатыванию одновибратора 32, 36соседнего канала. Очевидно, чтодля выполнения требуемых функций длительность импульсов Уи Рад(С),формируемых одновибраторами 32 и 36,9 15396 должна быть равной или большей длительности импульсов К(С), но не превышать длительности импульсов Ъ (С),лг. Д равной Тв, где Т - периаМ импульсной последовательности г 4(0. 5Таким образом, устройство обладает расширенными функциональными возможностями относительно прототипа, а именно совмещает в себе свойства фа 10 зового детектора и свойства частотного детектора, что позволяет при использовании его в синтезаторе частот обеспечить широкий диапазон перестройки, не прибегая к применению специальной схемы поиска области захвата. Формула изобретения20Цифровой фазовый детектор для синтезаторов частот, содержащий первук 1 и вторую шины для подключения соответственно первой и второй импульсных последовательностей, третью и четвер тую шины для подключения первого и второго кодовых сигналов, первый и второй сумматоры, первый .и второй регистры, суммирующий цифроаналоговый преобразователь, выход которого сое динен с выходной шиной устройства, причем выход первого регистра подключен к одним из входов первого сумматора и суммирующего цифроаналогового преобразователя, другой вход которого подключен к выходу второго регистра,35 а другой вход первого сумматора соеодинен с третьей шиной для подключения первого кодового сигнала, о т л и - ч а ю щ и й с я тем, что, с целью 40 расширения области применения устройства путем придания ему дополнительных свойств частотного детектора, в него введены фазорасщепитель, входы которого соединены с первой и вто рой шинами для подключения первой и второй импульсных последовательностей, последовательно соединенные первый элемент И, первый элемент ИЛИ и первый элемент задержки, включенные меж ду первым выходом фазорасщепителя и тактовым входом первого регистра, последовательно соединенные второй эле 77 10мент задержки, второй элемент ИЛИ и второй элемент И, включенные между третьим выходом фазорасщепителя и входом установки в О" первого регистра, второй выход фаэорасщепителя соединен с входом установки в О" второго регистра и входом второго элемента задержки, преобразователь кода, включенный между четвертой шиной для подключения второго кодовогб сигнала и одним входом второго сумгматора, второй вход которого сое" единен с выходом первого регистра, Ы григгер, мультиплексор, первый и второй информационные входы которого подключены к выходам соответственно первого и второго сумматоров, выход - к информационному входу первого регистра, а управляющий вход - к выходу КЯ-триггера, первый и второй входы которого соединены с входами первого элемента ИЛИ, третий и четвертый элементы И и первый инвертор, вход которого соединен с объединенными входами упомянутых элементов И и подключен к выходу переполнения второго сумматора, а выход третьего элемента И соединен с другим входом первого элемента ИЛИ, выход четвертогб элемента И соединен с тактовым входом второго регистра, а выход первого инвертора соединен с другим вхо" дом второго элемента И, а другие входы третьего и четвертого элементов И соединены соответственно с выходом второго элемента ИЛИ и выходом второго элемента задержки, пятый элемент И и второй инвертор, вход которого соединен с одним из входов упомянутого элемента И и подключен к вы" ходу переполнения первого сумматора, выход пятого элемента И соединен с входом установки первого регистра в состояние 1, выход второго инвертора соединен с другим входом первого элемента И, а другой вход пятого элемента И соединен с первым выходом фазорасщепителя, при,этом четвертая шина для подключения второго кодового сигнала соединена соответственно с информационными входами второго регистра./ч й) бв Ювл йГьл фвл М бвлй. цу, зу Рлее вбФо д(е лй.) "лЮ фв бвл(4 ев ев свЭ Р йlЮиа Ф539677ЪЬъфнЕО ьюфсь Я сьСоставитель М. КатановаРедактор М. Циткнна Текред М,Ходанич КорректорМ.ШарощиЗаказ 25Тираж 534 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР113035, Москва, Ж, Раушская наб., д. 4/5Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101