Устройство для решения систем линейных алгебраических уравнений

(5)4 С 06 С 7/34 ИСАНИЕ ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ вания пороговых напряжений, четырекоммутатора, и компараторов, в Формирователей прямоугольных импульсов,инвертор и блок синхронизации, входзапуска которого является входомзапуска устройства, и групп входовзадания постоянных коэффициентовуравнений которого подключены ксоответствующим группам входов задания опорного сигнала цифроаналоговыхпреобразователей строк матрицы, группы выходов цифроаналоговых преобразователей строк матрицы соединеныс соответствующей группой входовблока сумматоров в выходов которогоподключены к соответствующим информационным входам ключей и аналогоцифро входа орых являются вхо дных членов уравн вторые входы ко ми задания своб триоды зада ния устроиств цательного и положительного опорных напряжений которого подключеньсоответственно к информационным, входам первого и второго коммутаторов, вход задания погрешности свободного члена устройства соединен с входом преобразователя код-напряжение, выход которого подключен к информационным входам и блоков Формирования пороговых напряжений, инверсные выходы которых соединены с и входами третьего коммутатора П выходов которого соединены соответственно с п 1 выходами первог коммутатора и инверсными входамив компараторов, т) выходов блока вычитателей соединены соответствен но с опорными входами гл блоков форГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТ(56) Авторское свидетельство СССУ 579633, кл. С 06 С 7/34.Авторское свидетельство СССРУ 612253, кл. С 06 Г 7/34.(54)(57) УСТРОЙСТВО ДЛЯ РЕШЕНИЯ СИСТЕМ ЛИНЕЙНЫХ АЛГЕБРАИЧЕСКИХ УРАВНГНИЙ, содержащее блок управления, блок вычитателей, блок формирования невязки решения, выполненный в виде Ю вычитателей, выходы которых подключены к первой группе входов блока суммирующих интеграторов, группа выходов которого соединена с первой группой входов блока вычитателей, вторая группа входов которого подключ на к второй группе входов блока суммирующих интеграторов и является входом задания минимальной нормы решения устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения точности, в него введены блок моделирования неизвестных уравнения выполненный в виде й аалого-цифровых преобразователей, каждый из которых состоит из ключа, преобразователя напряжения в код реверсивного счетчика, элемента И и Формирователя длительности импуль са, блок моделирования матрицы членов уравнения, выполненный в вщте матрицы цифроаналоговых преобразователей, и блок сумматоров, причем блок управления содержит преобразователь код-напряжение, в блоков формиропреобраэователеи и к первым ответствующих ) вычитателей7157 118 мирования пороговых напряжений, прямые выходы которых подключены соответственно к п 1 входам четвертого коммутатора, в выходов которого соединены соответственно с в выходами второго коммутатора и с прямыми входами ю компараторов, прямые выходы которых подключены соответственно к суммирующим входам реверсивных счетчиков в аналого-цифровых преобразователей и к первым тактовым входам щ формирователей прямоугольных импульсов,инверсные выходы компараторов сое-, динены соответственно с вычитающими входами реверсивных счетчиков щ аналого-цифровых преобразователей и к вторым тактовым входам П 1 формирователей прямоугольных импульсов, первый выход блока синхронизации подключен к входам сбросащформирорователей прямоугольных импульсов,Ф.второй выход блока синхронизации непосредственно подключен к управляющим входам третьего и четвертого коммутаторов и через инвертор - к управляющим входам первого и второго коммутатора и к управляющим входамключей р 1 аналого-цифровых преобразователей, третий выход блока синхронизации соединен со стробирующими входами В Формирователей прямоугольных импульсов, выходы которыхподключены к входу формирователя .длительности импульса и к первомувходу элемента И соответствующегоиз Ф аналого-цифровых преобразователей, выходы элементов И которыхсоединены с входами задания кодацифроаналоговых преобразователейсоответствующих столбцов матрицы,вход задания погрешности постоянныхкоэффициентов устройства подключенк входам задания кода п блоковФормирования пороговых напряженийв каждом из п 1 аналого-цифровых преобразователей, выход ключа черезпреобразователь напряжения в кодсоединен с установочным входом реверсивного счетчика, выходи входсбросакоторого соединенысоответственно свторым входом элемента И и с выходом формирователя длительностиимпульса.Изобретение относится к вычислительной технике и может быть использовано в вычислительных устройствах предназначенных для решения систем алгебраических уравнений, 5Цель изобретения - повышение точности и расширение функциональных возможностей и области применения устройства.На Фиг.1 представлена блок-схема 1 О устройства для решения систем линейных алгебраических уравнений;на фиг,2 - временные диаграммы, поясняющие работу блока управления.15Устройство содержит блок Формирования невязки решения, выполненный в виде п 1 вычитателей 1, блок 2 вычитателей, блок 3 управления, блок 4 суммирующих интеграторов, блок 5 моделирования матрицы членов уравнения, выполненный в виде матрицы цифроаналоговых преобразователей б, блок 7 моделирования неизвестных уравнения, выполненный в виде Ж ана 2лого-цифровых преобразователей 8, блок 9 сумматоров 10.Блок 3 управления содержит блок 11 формирования пороговых напряжений, коммутаторы 12, компараторы 13, формирователи 14 прямоугольных импульсов, преобразователь 15 код-напряжение, блок 1 б синхронизации, инвертор 17. Блок 11 содержит цифроаналоговый преобразователь 18, сумматор 19 и инвертор 20. формирователь 14 импульсов содержит два триггера 21, элемент ИЛИ 22 и элемент И 23, Аналого-цифровой преобразователь 8 содержит ключ 24, преобразователь 25 напряжения в код, реверсивный счетчик 26, элемент И 27 и формирователь 28 длительности импульса.Предлагаемое устройство автоматически моделирует и решает систему линейных алгебраических уравнений вида:нх, фх ,х: 1,;Я 11 1 1 р 22 2 " 1) й)ф мХ ,+.+ Х=1причем и = ш.Краткая запись системы уравненийСхй) =Р.Устройство работает следующимобразом.Устройство состоит из двухосновных цепей преобразования сигналов.Первая цепь включает матрицу.ЦАП 6, блок 9 сумматоров 10,АЦП 8, вычитателей 1, компараторов13 и представляет собой цепь уравновешивания, осуществляющей решение системы уравненийС Х (с) - Р 1;, (2)где С - матрица постоянных коэффициентов; Х(С) - матрица неизвестных;Р - матрицы свободных членов; Я -величина невязки,Величина невязки Я подается наблок 13 компараторов, Решение достигается при таких величинах неизвестных Х(с), при которых величинаневязки Я сводится к минимуму.Вторая цепь содержит блок 4 интегфраторов, блок 2 вычитателей блоки11, коммутаторы 12 и служит дляполучения пороговых уровней О, )х;Щ-х,) ,где 1 и- коэффициенты, определяемые из условийЬС .1 и дРД С и Ь Г - погрешности определениякоэффициентов д и Е; ; Х - минимальная норма решения,.определяемая дискретностью АЦП и уровнем шумов.Пороговые уровни + Чподаются на вторые входы компараторов 13,которые предназначены для оценкивеличины невязки с, и коррекции,исходя из этого - значений неизвестных Х записанных в реверсивныхУсчетчиках 26,Приближение . к решению исходнойсистемы уравнений (1) строится наоснове последовательных итераций.Каждый шаг итерации (цикла) процессауравновешивания разделяется на дваподцикла,Работу каждого подцикла определяют управляющие сигналы Еи Ен(фиг,2) .блока 16, которые управляют четырьмя коммутаторами 12, разретатора 12 от 5 рыты и пропускают .римерф сигналы+Ч,о " с блоков 11, то в это время вторая паракоммутаторов 12 закрыта и не пропускает " + Ч , ", и наоборот, 1 ОВ первом подцикле сигнал управ 15 20 45 50 происходит при действии положительного уровня сигнала Е (фиг,2),Вначале по сигналу Ел (фиг,2),сигнала Е, производится перепись 55 .кодов реверсивных счетчиков 26 каж 25 30 35 40 шающими прохождение сигналов пороговых уровней + Чд или напряжений запирания + Чзц на компараторы 13, Причем, если два коммуления Ец пропускает через два коммутатора 12 запирающее напряжение + Чот внешнего источника, прекращая, тем самым, работу компаратора 13, В это время в матрице ЦАП 6 производится перемножение неизвестных Х , задаваемых с АЦП 8, с величинами сигналов я" и устанавлива 1ются величины невязки С Х - Г по каждой строке (1), которые подаются на компараторы 13,В это же время во второй цепи осуществляется получение с помощьюинтеграторов блока 4 и блока 2 величин сигналов, пропорциональныхнорме решения // Х (й) - Х //, азатем формирование с блоках 11 сигналов, пропорциональных 1 //(Е)- Х // + , т,е, формирование сигналов пороговых уровней (3),Во втором подцикле при воздействии управляющего сигнала Е (фиг.2)вторая пара коммутаторов 12 пропускает сигналы пороговых уровней(3) на компараторы 13, которые срабатывают, если величина невязки Ебольше пороговых уровней, и корректируют значения неизвестных Х;,записанных в реверсивном счетчике26 АЦП 8.Решение системы уравнений (1) достигается, когда величина невязки с (2) меньше задаваемых пороговых уровней (3), при выполнении условия: С,Х(,С)-РЦ)ЦХФ ХоП ф(4) Рассмотрим работу первого подцикла преобразования сигналов, которое соответствующему переднему фронту даго АЦП 8 через элементы И 27 всоответствующие ЦАП 6, Эти коды представляют собой эквиваленты неизвест 1187157(1). В качестве опорных напряженийЦАП 6 служат аналоговые сигналы(постоянные напряжения), представляющие собой постоянные коэффициентыр" системы линейных алгебраическихуравнений (1), которые подаются через группу и х ш входов блока 5.ЦАП 6 выполняют роль перемножителей 10коэффициентов д; на цифровые эквиваленты неизвестных Х , Х Х,задаваемые блоком 7. Результаты перемножения суммируются по каждойстроке на сумматорах 10 блока 9 15и полученные суммы поступают на вычи 1татели 1 и на блок 7,В вычитателях 1 осуществляетсявычитание сигналов свободных членов 1; уравнений (1) и выходных 20сигналов соответствующих сумматоров 10., Образуемые сигналы невязки С Х(г) - Р поступают на компараторы 13, содержащие компараторс плюсовым К и компаратор с минусовым К значением порога,В блоке 7 входные сигналы поступают на АЦП 8, где, пройдя черезключ 24, оцениваются по величинепреобразователем 25, Установленныекоды сигналов по каждой сумме записываются в реверсивные счетчики 26каждого АЦП 8. Причем ключ 24 управляется сигналом Г, а реверсивныйсчетчик 26 устанавливается в нулевое состояние сигналом Хо (фиг.2),сформированным формирователем 28по заднему Фронту сигнала переписиВ первом подцикле компараторыК и К компараторов 13 заперты боль 11 11шим уровнем сигналов +Чсдп и" - Ч заП " 1 соответственно, поступающих через пару коммутаторов 12(ключи управляются сигналом йц) 45В первом подцикле работы производится также Формирование сигналов пороговых уровней. Для этого выходные сигналы вычитателей 1 подаются на блок 4 интеграторов, где выполняется интегрирование сигналов невязки СХ(1) - Р, и, далее в блоке 2 формируются сигналы нормы решения //Х(С) - Х //, поступающие на ЦАП 18 блоков 11. Блок 3 управления содержит Ж блоков 11, Входные сигналы //Х;(1.) - Х// служат опорными напряжениями ЦА 11 18, с помощью которых выполняется операция умножения этих сигналов на входной код 1 устройства. Таким образом на выходе ЦАП 18 получаем сигнал, определяемый выражением:Этот сигнал (5) подается на сумматор 19 блока 11 для сУммирования с сигналом, поступающим с ЦАП 15. Аналоговый сигналв Формуле (4) вырабатывается ЦАП15 на основе кода, подаваемого на вход предлагаемого устройства.На выходе сумматора 19 имеема на выходах инверторов 20 будетсигнал (6) обратной полярности,Таким образом выходные сигналы блоков11 являются пороговыми напряжениями (3) и подаются на два коммутатора 12,Управление работой устройстваосуществляется в два подцикла сигналами Гн и блока 16 и К инвартора17 с помощью четырех коммутаторов12, выполняющих коммутацию напряжений пороговых уровней: два коммутатора 12 - для передачи пороговых11 11 11 1 Луровнеи - ЧР и + Члорпоступающих с блоков 11, а два других коммутатора 12 - для передачинапряжений запирания - Чи + Чарпоступающих с входов устройства. Длительность первого и второго подцикловопределяется требуемым временем длявыполнения операции интегрирования,цифроаналогового и аналого-циФровогопреобразования сигналов, а также временем срабатывания компараторов икоррекции кодов реверсивных счетчиков соответственно. Причем время вто"рого подцикла значительно меньшевремени первого подцикла (фиг,2).Во втором подцикле работы предлагаемого устройства сигнал управления Г разрешает прохождение пороговых уровней - Ч 11, и + Чпо блоков 11 через два коммутатора 12 на компараторы 13 (конкретно на К" и К ). В это время на вторых вхо 1дах компараторов К и К присутствует сигнал невязки СХ - Р,В зависимости от полярности сигнала невязки срабатывает компаратор7 1187К+ или К . Срабатывание происходитпри превышении сигналом невязки заданного порогового уровня +Чпорили величине сигнала невязки нйжепорогового уровня -Ч ,При этомс выхода сработавшего компаратора13 следует импульс, корректирующийзначения неизвестного Х, записанного в реверсивном счетчике 26 соответствующего АЦП 8, т.е. уменьшает 10или увеличивает величину кода Х;.Таким образом, компараторы являются чувствительным органом (регулятором) цепи уравновешивания ислужат для периодического уточнения значений ХОни определяют необходимость коррекции Х , ее знак1 фи выдают корректирующие (приводящие к равновесию системы) импульсы,На фиг,2 приведены сигналы 20И 11 И н и 11Ч 1 поЧ 2 йо ю Чъ допоказывающие, как с каждым Цикломуравновешивания Онижаются задаваемыепороговые уровни,В течение второго подцикла работы устройства выходные сигналы компараторов подаются также на в формирователей 14, При этом сигналсрабатывания одного из компараторов13 вызывает изменение состояния З 01 связанного с ним триггера 21 формирователя 14 для управления АЦП 8.Выходной сигнал сработавшего триггера 21, пройдя через элемент ИЛИ 22,разрешает прохождение сигнала пере-писи Я с блока 16 через элементИ 23 на соответствующий АЦП 8блока 7 (сигнал переписи Г 4 поступает на элемент И 23 в первом подцикле работы устройства (фиг.2), 40Статические триггеры 21 возвращают 157ся в исходное состояние сигналомКс,, (фиг,2) блока 16, т,е, впервом подцикле после прохождениясигнала переписи через элемент И 23.Таким образом, один цикл работыустройства закончен.Если не сработал ни один иэ ком"параторов К+ и К какого-либо изкомпараторов 13, то, следовательно,код соответствующего реверсивногосчетчика 26 равен значению искомогонеизвестного. Связанные с этимикомпараторами триггеры 21. не опро-.кинутся и, тем самым,.они запретятпрохождение импульсов переписи Гчерез элемент И 23.ФПриближение к решению исходной системы уравнений достигаегся путем последовательных итераций (дискретно), при которых величина невязок Е (2) сводится к минимуму.Окончание решения системы линей" ных алгебраических уравнений наступит при условии (4), т,е. когда в процессе уравновешивания величина невязки СХ - Г по каждой строке системы (1) будет меньше задаваемого порогового уровня (3), При этом компараторы 13 не будут срабатывать коррекция отсутствует система будет находиться в .равновесии, а установившиеся коды неизвестных Х; в реверсивных счетчиках 26 АЦП 8 являются искомыми неизвестными Х, Х Х, т.е. определяют результат решения системы линейных алгебраических уравнений, Кроме того, на выходе блока 4 интеграторов имеет аналоговые значения вектора корнеи Х 19 Х 29У Хь.+бщ Нйм и,р у 60 ф аказ 6551/54 Тираж ВНИИПИ Государст по делам изоб 113035, Москва, Ж, 709 Подписноенного комитета СССРтений и; открытийаушская наб., д. 4/5