Каскад программируемого делителя частоты

ОП ИСАНИЕ ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ. Сова Советских Социалистических Ресттубпнн щ 919091 Дополнительное к авт, свил(22)Заявле 51)М. Кл 05.80 (21)2932 б 99/заявки М К 23/ с прнсоелнненн уаарствсннцй квинт(23) П риорнтет Опубл иков К 621.375.32 (088, 8) в делан нзабретеннй н открытнй, Бюллетень М 1 Дата опубликования описания 07, 0 Ц,72) Автор изобретен ъ1) Заявитель(54) КАСКАД ПРОГРАММИРУЕМОГО ДЕЛИТЕЛ ОТЫ личину,Наибо сущности содержащ подклюце вентилиИзобретение относится к импульснойтехнике и может быть использовано вцифровых синтезаторах частоты,Известен каскад делителя частотыс переменным коэффициентом деления,содержащий блок счета, вход которого5через первый инвертор подключен кклемме входного сигнала, вентили записи кода, триггер памяти, триггерзаписи расширитель выходных импуль"Уасов, входы которого подсоединены квыходам блока счета 11,Недостатком известного устройст"ва является относительно низкое быстродействие, так как вход блока счетасвязан с клеммой входного сигналачерез инвертор, задерииваоций входной сигнал на некоторую конечную веее близкий по технической к предлагаемому делитель, й блок счета, вход которого к клемме входного сигнала, аписи кода, первые входы которых подключены к клеммам управляющего кода, а выходы соединены свходами установки блока счета, триггер памяти, входы первого плеча ко"торого подключены к клеммам импульсного и потенциального сигналов, авыход соединен с первым входом эле"мента совпадения, остальные входы которого подсоединены к выходу вентилязаписи кода в триггер младшего раэряда блока счета и выходам блока счетатриггер записи, первый вход которогосоединен с выходом элемента совпадения и входом второго плеча триггерапамяти, второй вход подсоединен кпервому выходу триггера младшего раэряда блока счета, а выход соединенсо вторыми входами вентилей записикода, причем третий вход вентиля эа"писи кода в триггер младшего разрядаблока счета подсоединен к второмувыходу триггера младшего разрядаблока счета, и расширитель выходныхимпульсов, выполненный на триггере3 91909и элементе задержки, вход и выходкоторого соединены соответственнос выходом и первым входом триггеравторой вход которого подключен квыходу триггера старшего разряда 5блока счета 2.Недостатком известного устройстваявляется невозможность его использования в качестве старшего каскада вмногокаскадном программируемом делителе частоты, так как известноевключение триггера записи позволяетполучить минимальный коэффициентделения, равный двум.Цель изобретения - расширение 15функциональных возможностей каскада1 программируемого делителя частоты. Поставленная цель достигается тем, что в каскад программируемого делителя частоты, содержащий блок счета, вход которого подключен к клемме входного сигнала, вентили записи кода, первые входы которых подключены к клеммам управляющего кода, а выходы 15 соединены с входами установки блока счета, триггер памяти, входы первого плеча которого подключены к первойклемме импульсного и к клемме потенциального сигналов, а выход соединен с первым входом первого элемента совпадения, остальные входы которого подсоединены к выходам блока счета, триггер записи, первый вход которого соединен с выходом первого элемента35 совпадения и входом второго плеча триггера памяти, а выход соединен с вторыми входами вентилей записи кода, причем третий вход вентиля записи кода в триггер младшего разряда блока счета подсоединен к выходу триггера младшего разряда блока счета, и расширитель выходных импульсов, вход которого подсоединен к выходу , триггера старшего блока счета, а вы 45 ход " к клемме выходного сигнала введены второй элемент совпадения и вентиль запрета записи кода, входы кеторого подсоединены к выходу триггера записи и к соответствующим клеммам управляющего кода, а выход сое 50 динен через первый элемент совпадения с первым входом триггера записи, второй вход которого подсоединен к второй клемме импульсного сигнала и к выходу второго элемента совпадения, первый вход которого подключен к клемме входного сигнала, а остальные входы подсоединены к выходам триггера записи и триггера младшего разряда блока счета,Каскад дополнительно содержитэлемент ИЛИ, входы которого соединены с клеммами управляющего кода и склеммой поенциального сигнала, а выход соединен с клеммой потенциальногосигнала младшего каскада делителя.Дополнительный вход второго элемента совпадения соединен с выходомзаема триггера младшего разряда,На чертеже представлена схема каскада программируемого делителя частоты.Каскад содержит блок 1 счета,выполненный на триггерах 2-5, расширителе 6 импульсов, инверторе 7и вентиле 8 обратной связи, один извходов которого подсоединен к клемме9 управляющего сигнала; вентили 10-13записи кода, первые входы которыхподключены к клеммам 14-17 управляющего кода, а выходы соединены с входами установки блока счета, триггер18 памяти, вход первого плеча которого подключен к первой клемме 19импульсного сигнала, а второй входэтого плеча - к клемме 20 потенциального сигнала и первому входу элементаИЛИ 2 1, остальные входы которого подключены к клеммам 14-17, а выход соединен с клеммой 22 потенциальногосигнала младшего каскада делителя,выход триггера 18 памяти соединен спервым входом первого элемента 23совпадения, остальные входы которогоподсоединены к выходам блока счетаи выходу вентиля 24 запрета записикода, триггер 25 записи, первый входкоторого соединен с выходом первогоэлемента 23 совпадения и входом второго плеча триггера 18 памяти, второйвход подсоединен к второй клемме 2 бимпульсного сигнала, выходу младшегокаскада делителя и выходу второгоэлемента 27 совпадения, первый входкоторого соединен с клеммой 28 выходного сигнала и входом блока счета,второй вход - свыходом триггера 25записи, с вторыми входами вентилей10-13 и первым входом вентиля 24,второй и третий входы которого подключены к клеммам 14 и 15, третийвход второго элемента 27 совпадениясоединен с третьим входом вентиля10 и выходом триггера 2, второй выход которого соединен с четвертымвходом второго элемента 27 совпадения, расширитель 29 выходных импуль 5 9190 сов, выполненный на триггере 30 и элементе 31 задержки, вход которого подключен к выходу триггера 3 С и клемме 32 выходного сигнала, а выход соединен с первым входом триггера 30, 5 второй вход которого подключен к выходу триггера 5 старшего разряда блока счета, инверсный выход триггера 30 соединен с клеммой 33 инверсного выходного сигнала. фоУказанная схема предназначена для реализации на ее основе многокаскадного программируемого делителя частоты, причем она используется как вкачестве первого, так и второго и 15 всех последующих каскадов делителя частоты. Для этого клемма 28 первого каскада делителя соединена с входом программируемого делителя частоты, клемма 26 - с выходом программируе мого делителя, элемент ИЛИ 21 и сигнал с его выхода не используются, клеммы 28, 26 и 22 каждого последующего каскада соединены с клеммами 32, 19 и 20 предыдущего каскада, в 25 старшем каскаде делителя клемма 19 соединена с клеммой 33, клеммы 1 чкаждого каскада соединены с соответствующими входами управляющего кода программируемого делителя частоты, 30 а клемма 20 старшего каскада делителя соединена с входом старшего разряда управляющего кода делителя частоты, клеммы Я всех каскадов соединены с входом управляющего сигнала програм- з мируемого делителя частоты.Устройство работает следующим образом.В исходном состоянии на клеммы 11-1 управляющего кода подан двоичный код числа К, Триггеры 2-5 блока счета находятся в состоянии, соответ:твующем прямой записи двоичного кода числа К, причем К меньше М, где М - модуль пересчета блока счета.4 В отсутствии сигнала на клемме 9 мо. дуль пересчета блока счета равен 16, при подаче сигнала на клемму 9 фмодуль пересчета равен 10. Сигналы на клеммах 19 и 20 отсутствуют. Триггер 23 записи и триггер 10 памяти находятся в нулевом состоянии. Вентили записи кода и оба элемента совпадения закрыты.Первые К входных импульсов в первом неполном цикле пересчета устанавливают триггеры 2-5 в нулевое состояние. Первый входной импульс в следующем полном цикле пересчета установли 91 6вает триггеры блока 1 счета в состояние, соответствующее двоичной записичисла М, Одновременно сигнал заемас выхода триггера 5 поступает на входрасширителя 29 выходных импульсов, ина его выходе формируется импульс,длительность которого равна =уммевеличин задержки переключения триггера 30 задержки прохождения выходного, сигнала через элемент 31 задержки иобратного переключения триггера 30в первоначальное состояние,После прихода М входных импульсовв первом полном цикле пересчета триггеры блока 1 счета вновь устанавливаются в нулевое состояние, Далеепроцесс пересчета на М повторяетсядо тех пор, пока более старшие каскады многокаскадного программируемогоделителя частоты не завершает циклделения.Процесс окончания цикла деленияи установка каскада программируемогоделителя частоты в исходное состояниеосуществляется следующим образом.После поступления на вход каскададелителя первого входного импульса впоследнем цикле пересчета на М расширитель 29 формирует последний выходной импульс, который устанавливаетболее старший каскад делителя частотыв исходное состояние, пройдя через еговторой эл ент совпадения. возвращается на клемм 19 рассматриваемого каскада делителя и устанавливает триггер18 памяти в единичное состояние,После прихода Мвходных импульсов в последнем цикле пересчета наМ триггер 3 блока 1 счета устанавливается в единичное состояние, а триггеры 2, ч и 5 - в нулевое, что соответствует двоичной записи числа .2.При этом на всех входах элемента 23совпадения присутствуют разрешающиеего срабатывание логические уровни.Сигнал с выхода элемента 23 совпадения переключает в единичное состояниетриггер записи и возвращает в нулевое состояние триггер памяти, таккакк этому моменту прекращаетсявоздействие сигнала обратного заемана его первое плечо. В свою очередь,соответствующий логический уровеньс выхода триггера 18 памяти возвращает в первоначальное состояние элемент 23 совпадения,. Сигнал с выхода триггера 25 записи пос-упает на вторые входы всехвентилей записи кодаОднако в ис 919091 8ходное состояние, соответствующеедвоичной записи числа К, устанавливаются только триггеры ч и 5.Следующий входной импульс устанавливает триггер.2 е единичное состояние, при этом триггер 3 установитсяв нулевое состояние только е томслучае, если в соответствии с кодомцисла К на вход триггера 3 не воздействует сигнал установки в единичное состояние.Если длительность входного импульса превышает время переключениятриггера 2 в единичное состояние,то на выходе второго элемента 27совпадения в момент действия входного импульса появляется сигнал, который нарушает работу каскада делителячастоты. Чтобы повысить работоспособность устройства, необходимозапретить преждевременное срабатывание второго элемента 27 совпадения,Для этого в момент переключения триггера младшего разряда блока 1 счетав единичное состояние с его второговыхода на четвертый вход второго элемента 27 совпадения поступает сигналзаема и предотвращает его срабаты 1еание,После переключения триггера 2 вединичное состояние соответствующийлогический уровень с его выходапоступает на третий вход второго элемента 27 совпадения и на третий входвентиля 1 О и разрешает их срабатывание.Последний входной импульс последнего цикла пересчета на М установливает в нулевое состояние триггер 2только в том случае, если число Кчетное, в противном случае сигнал,поданный нд его вход с выхода вентиля 10, препятствует переключениютриггера младшего разряда в нулевоесостояние,. Одновременно последний входнойимпульс поступает на вход второгоэлемента 27 совпадения, и сигнал сего выхода, воздействуя на второйвход триггера 25 записи, возвращаеттриггер 25 в нулевое состояние.Гсли в соответствии с управляющим кодом более старшие каскадыделителя не участвуют в процесседеления, то на клемму 20 рассматриваемого каскада делителя частоты свыхода элемента ИЛИ 21 более старшего каскада поступает потенциальный сигнал, удерживающий триггер18 памяти е единичном состоянии.При этом импульс заема на выходе триггера 5 не возникает, и выходные импульсы не формируются.В момент установки исходного состояния каскада делителя частоты при коэффициенте деления, равном трем, триггер младшего разряда блока сцета находится в неопределенном состоянии, и на выходе его нулевого плеча присутствует логический уровень, разрешающий повторное срабатывание элемента 23 совпадения. Предотвращение сбоя каскада делителя при коэффициенте деления, равном трем, когда на клемме 20 присутствует потенциальный сигнал и триггер 18 памяти находится в единичном состоянии, осуществляется сигналом, который поступает с выхода вентиля 2 ч запрета на вход элемента 23 совпадения и запрещает его срабатывание.При реализации коэффициента деления, равного единице, триггер младшего разряда блока счета находитсяе неопределенном состоянии, и на выходах его нулевого и единичного плеча присутствует логический уровень, разрешающий срабатывание элемента 23 совпадения и второго элемента 27 совпадения. В результате этого, на выходе триггера 25 записи постоянно присутствует сигнал установки каскада делителя в исходное состояние, и каждый входной импульс проходит через второй элемент 27 совпадения и поступает на клемму 2 б импульсного сигнала младшего каскада делителя,Формула изобретения1. Каскад программируемого делителя частоты, содержащий блок счета, вход которого подключен к клемме входного сигнала, вентили записи кода, первые входы которых подключены к клеммам управляющего кода, а выходы соединены с входами установки блока счета, триггер памяти, входы первого плеча которого подключены к первой клемме импульсного,и к клемме потенциального сигналое, а выход соединен с первым входом первого элемента совпадения, остальные входы которого подсоединены к выходам блока сцета, триггер записи, первый вход которого соединен с выходом первого элемента совпадения й входом второго плеча триггера памяти, а выход соединен свторыми входами вентилей записи кода,причем третий вход вентиля записи кода в триггер младцего разряда блокасчета подсоединен к выходу триггерамладшего разряда блока счета, и расширитель выходных импульсов, входкоторого подсоединен к выходу триггера старшего разряда блока счета,а выход - к клемме выходного сигнала,о т л и ч а ю щ и й с я тем, что,с целью расширения функциональныхвозможностей, в него введены второйэлемент совпадения и вентиль запретазаписи кода, входы которого подсоединены к выходу триггера записи и ксоответствующим клеммам управляющегокода, а выход соединен через первыйэлемент совпадения с первым входомтриггера записи, второй вход которогоподсоединен к второй клемме импульсного сигнала и к выходу второго эле"мента совпадения, первый вход которого подключен к клемме входного сигнала; а остальные входы подключены 19091 10к выходам триггера записи и триггерамладшего разряда блока счета,2. Каскад по и. 1, о т л и ч а ющ и й с я тем, что он дополнительно ю содержит элемент ИЛИ, входы которогосоединены с клеммами управляющегокода и с клеммой потенциального сигнала, а выход соединен с клеммой потенциального сигнала младшего кас када делителя.3. Каскад по пп. 1 и 2, о т л ич а ю щ и й с я тем, что дополнительный вход второго элемента совпадения соединен с выходом заема 5 триггера младшего разряда. Источники информации,принятые во внимание при экспертизе1. Пейнов М.Л., Качалуба В.С.,20 Рыжкова А,В. Цифровые делители частоты на логических элементах. М.,"Энергия", 1975, с. 115, рис.5-1 ч2. Авторское свидетельство СССРпо заявке й 2877598/18-21, 30,01,80,/ Тираж 954 ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д, 4/Подписно пиал ППП "Патент", г. Ужгород, ул. Проектная, 4