Устройство для умножения матриц

(51) 5 С 06 Р 15/34 0 РЕТЕНИ ОПИСАНИН АВТОРСКОМ ЛЬСТВУ Якуш, енков столические вол. ы цессорывычи сл ени84, с,14 еские моделипроцессах. - с,232 ЕНИЯ МАТРИЦ мат ных 221, УМНвыход 9вига е цепь1 групдер 14 щение конройства.хема устр ищих входовВ устройств а функциони жи тиров ания пр авляющие егистры" од ГОСУДАРСТВЕННЫЙ НОМИТЕПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИПРИ ГКНТ СССР(54) УСТРОЙСТВО ДЛЯ Изобретение относится к вычислительной технике и может быть испольэ вано в специализированных вычислительных машинах и устройствах цифровой обработки сигналов для перемножения матриц,цель изобретения - упро т роля работоспособности устНа фиг 1 представлена с о ства для умножения матриц порядка 4; на фиг,2 - схема соединений для обес печения синхронизации; на Фиг3 в схема вычислительного модуля; на фиг.4 - временные диаграммы работы устройства.Устройство содержит первую 1; (1,4), вторую 2; и третью 3 (11,7) инФормационных входов вычислительные модули 4; (1 с = 1,4), первую 5; , вторую 6; .и третью 7группы выходов, информационные вход 8 и 301536399 А 1(57) Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислительных машинах и устройствах цифровой обоаботки сигналов для перемножения матриц, Цель изобретения - упрощение контроля работоспособности, Вычис"лительные модули соединены в матрицутаким образом, что обеспечиваютсядва режима работы - основной (пере-множение матриц) и тестирования, Достоинствомустройства являются низкие дополнительные аппаратурные затраты, высокая достоверность тестирования, 4 ил. устройства.(образующисд ), первую 10 и вторую 1пы управляющих входовКаждый вычислительный модуль со жит первый 12, второй 13 и третий информационные входы, первый 15, второй 16 и третий 17 регистры, умножитель 18, сумматор 19, схему 24 сравнения, элемент 21 памяти, сумматор 22 по модулю два, первый 23, второй 24 и третий 25 выходы, четвертые информа ционный вход 26 и выход 27, пятые ий. Формационный вход 28 и выход 29, вход 30 и выход 31 элемента памяти, вторую 32 и первую 33 группы управ- ляю предусмотрено два ревания: основной и тесВ основном режимевходы 10 и 11, "Записновременно выдаются синхроимпульсыи предлагаемое устройство функционирует аналогично прототипу, посколькуосновные тракты прохождения информа 5ции не изменялись,Для тестирования устройства необходимо замкнуть третьи выходы вычислительных модулей (1,1) и (1,д.) (1, 11,п), на четвертые информационныевходы этих же вычислительных модулейи по цепи 8-9 сдвига установитьсквозной сдвигающий регистр (всеэлементы памяти, соединенные последовательно по цепи сдвига) в исходноесостояние (например, все "О").Тестирование основной части аппаратуры выполняется в два этапа(фиг,4). На первом этапе проверяютсявычислительные модули, у которых13 3+41 с; 1+1 = 4+41 с, 1 с = 0,1,2,Для этого по входу "Установка"группы 10 выдается импульс, выставляющий регистры в исходное состояние(например, все "1"), начиная с которого при выдаче импульсов по входу"Сдвиг регистров" группы 10 осуществляется выдача Ь = 2 -1 тестовыхнаборов на сумматор и умножитель,что означает их исчерпывающее тестирование (при большой разрядности шчисло тест-кодов может быть ограничено)С третьих групп выходов 25реакция на тест поступает на вычислительные модули у которых: 1+32+41 с; + = 5+41 с; 1 с = 0,01,2,вер,на указанные вычислительные модуливыдаются импульсы по входу "Записьв регистры" группы 11, что обеспечивает транзитное прохождение тест-ко 40дов через регистр 17 и по группе выходов 27 возвращение в исходныйвычислительный модуль через группувходов 26 на схему 20 сравнения, Висправном. состоянии устройства на 4эту же схему поступает идентичнаяреакция соседнего вычислительногомодуля на такой же тест по пятомувходу 28, В случае возникновения неисправности сигнал несравнения вмомент синхронизации вычислительногомодуля по входу Запись устанавлии 11вает элемент памяти в состояние 1Таким образом осурществляется проверка укаэанных вычислительных моду 55лей и связей между ними,На втором этапе. тестирования анал оги чно о суще ствля ет ся пр ов ерк а вычислительных модулей, у которых 1+,1 - 2+41 с; 1+1 = 5+41 с, 1 с = 0,1,2,а остальные вычислительные модулиобеспечивают транзитное прохождениесигналовПосле завершения второго этапатестирования посредством подачи импульсов на управляющие входы элементов памяти по группам 10 и 11 (нафиг,4 эти сигналы не показаны) осуществляется вывод диагноза, Наличие хотя бы одной "1" в выходном словедлиной п свидетельствует о возникновении отказа устройства,В результате рассмотрения тестирования основной части, аппаратуры осталась непроверенной исправностьсвязей внешних входов устройства соконечными вычислительными модулями,Структура сети позволяет выполнитьданную проверку путем прогона всех "О"и всех "1" по первым и вторым группамвходов и выходов устройства,формула изобретенияУстройство дпя умножения матриц, содержащее матрицу пдп (где и - порядок перемножаемых матриц) вычислительных модулей, причем 1-й (1 = 1,и) вход первой группы информационных входов устройства подключен к первому информационному входу (1,)-го вычислительного модуля, 1-й вход второй группы информационных входов устройства подключен к второму информационному входу (1,1)-го вычислительного модуля, д-й вход третьей группы информационных входов устройства подключен к третьему информационному входу (п,1)-го вычислительного модуля, а З-й вход ( = птт 1;ай 1) третьей группы информационных входов устройства подключен к третьему инфор- мационномУ входУ (2 п-Зра)-го вычислительного модуля, первый информаци-. онный вход (1,1 с)-го вычислительного модуля подключен к первому выхо- . ду (д,1 с)-го вычислительного модуля (1 с,п), второй информационный вход (1 с,1)-го вычислительного модуля подключен к второму выходу (1 с,1)-го вычислительного модуля, третий информационный вход (1.в)-го вычислительного модуля подключен к третьему выходу (1+1, ш+1)-го вычислительнбго модуля (1 ш=Г, п), первый выход (п,1)-го вычислительного модуля является д-м выходом первой группы выхо5 15363 дов устройства, второй выход (1,п)-го вычислительного модуля является 1-м выходом второй группы выходов устройства, третий выход (1,1).-го вычислительного модуля является (и+1)-м выходом третьей группы выходов устройства, а третий выход (1,1)-го вычислительного модуля является (и+1)-и выходом третьей группы выходов уст- . 1 О ройства, каждый вычислительный модуль содержит три регистра, умножитель и сумматор, причем первый, второй и третий информационные входы вычислительного модуля соединены со входами соответственно первого, второго и третьего регистров, выходы первого и второго регистров соединены .,соответственно с первым и вторым вы-., ,ходами вычислительного модуля и с пер-щ 1вым и вторым входами умножителя, выход которого соединен с первым входом сумматора, второй вход которого соединен с выходом третьего регистра, а выход - с третьим выходом вычисли ;тельного модуля, управляющие входы всех регистров соединены с первой ,группой управляющих входов вычислительного модуля, о т л и ч а ю щ е - е с я тем, что, с целью упрощения 30 контроля работоспособности устройства, в каждый вычислительный модуль введены схема сравнения,.сумматор по модулю два и элемент памяти, причем первый и второй входы схемы срав- .- ЗБ нения подключены соответственно к четвертому и пятому информационным входам вычислительного модуля, четвертый выход вычислительного модуля соединен с выходом третьего регистра, 40 а пятый выход - с выходом сумматора, выход схемы сравнения соединен с входом записи элемента памяти, груп-. па управляющих входов которого явля 99 6ется второй группой управляющих вхо-дов вычислительного модуля, перваяи вторая группы управляющих входов(р+ц=3;4;= 0,1,) подключенак первой группе управляющих входовустройства, первая и вторая группыуправляющих входов (у,ц)-г о вычисли.тельного модуля (ч+ис=2;5) подключены к второй группе управляющихвходов устройства, пятый выход(4,1)-го вычислительного модуля соединен с пятым информационным входом(1,1)-го вычислительного модуля,пятый выход которого соединен с пятыминформационным входом (1,4)-го вы,числительного модуля, пятый выход(и, п)-го вычислительного модулясоединен с пятым информационным входом (п,п)-го вычислительного модуля,,пятый выход которого соединен с пятыминформационным входом (п,п)-го вычислительного модуля, пятые информа-ционные входы (1,з)-го и (г,п)-го вычислительных модулей соединены спятыми выходами соответственно(з,1)-го и (п,г)-го вычислительныхмодулей (з,г =2,п; з,г 4), пятый информационный вход (1,1)-го вычисли.тельного модуля соединен с пятым выходом (1 с, 1+1)-го вычислительногомодуля, регистры каждого вычислительного модуля соединены последовательно по цепи сдвига с сумматором помодулю два, образуя сдвиговый регистр-генератор последовательностипсевдослучайных кодов, а элементыпамяти всех вычислительных модулейсоединены последовательно в сквознойрегистр сдвига, вход и выход которого являются соответственно информационными входом и выходом устройства,1536399 0 сиоВной реецм Корректор Л Беск Редактор Л,Пчолинская Подписно 0 ир ри ГКНТ .СССР та по обретениям и открытия Раушская наб., д. 4/5 а, Ж роизводстненно-издательский комбинат "Патент Заказ 110ВНИИПИ Государственного коми113035, Мос Составитель К,КухареТехред М, Ходанич: Ужгород, ул. Гагарина, 101