Стабилизированная трехфазная система питания

(50 4 л. В 22ктродина П. Гринберг,ирйайзиев 88.8)тельство СССР1/44, 1978.ельство СССР1/44, 1981.НАЯ ТРЕХФАЗНАЯ осится к электроь использовано ил,ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ ПИСАНИЕ ИЗОБ ТОРСКОМУ СВИДЕТЕЛЬСТВУ(71) Институт элеАН УССР(53 Изобретение оттехнике и может бы для образцовых источников параметров качества трехфазной сети. Цель изобретения - повышение точности воспроизведения параметров качества выходного напряжения. В устр-во.введенЫ коммутатор 21, сумматор 22, пороговые элементы 24 - 26, аналоговое запоминающее устройство 23, регистр 27, счетчик-дешифратор 34, усилитель-ограничитель 18, логический блок 35, блок синхронизации 37, цифроаналоговые преобразователи 38-42 и 90 градусные фазовращатели 43 и 44. Цель достигается также определенным схемным построением опорного элемента 17, а.также конкретным логическим законом, которые реализует блок управлени1 31Изобретение относится к электротенике и может быть использовано для создания образцоных источников параметрон качества трехфазной сети.Целью изобретения является автоматизация процесса амплитудно-фаэовой симметрии и поныщение точности воспроизведения параметрон качествавыходного напряжения,На Фиг.1 приведена структурная схема предлагаемой стабилизированной трехфазной системы питания; на Фиг,2- нременные диаграммы, поясняющие рабо, ту блока синхронизации,Устройство содержит преобразователь 1 однофаэного напряжения в трехфазное с нулевым проводом (ПН), н цепь каждой фазы которого включены последовательно соединенные регулируемые Фазовращатели (РФВ) 2-4, дополнительные регулируемые делители напряжения (ДДН) 5-7 стабилизаторы (СПН) 8-10 первой гармоники переменного напряжения с трансформаторным выходом и основные регулируемые делители напряжения (ОДН) 11-13, входы и выходы которых через переключатель (ПЕР) 14 подключаются к узлу индикатора симметрии (ИС) 15, а также избирательный узел сравнения (ИУС) 16 один вход которого соединен с выходом опорного элемента 17, содержащего усилитель-ограничитель (УО) 18, выход которого подключен к управляющему входу прерывателя (ПР) 19, и источник опорного напряжения (ПОН) 20, выход которого соединен с входом ПР 19, выход ПР 19 является выходом опорного элемента 17, Выходы ОДН 11-13 соединены с информационными входами коммутатора (К) 21, выход которого подключен к второму входу ИУС 16 и к входу УО 18 опорного элемента 17, Выход ИУС 16 соединен с первым входом сумматора 22 и через аналоговое запоминающее устройство (АЗУ) 23 с вторым входом сумматора 22, а также с входами первого 24 и второго 25 пороговых элементов (ПЭ), Вход третьего ПЭ 26 соединен с выходом сумматора 22, а выходы всех ПЭ 24 - 26 через регистр (РГ) 27 подключены к информационным входам блока управления (БУ) 28, соединены соответственно со входами +1 и - 1 пяти реверсивных счетчиков (РС) 29- 33 параллельно, выход Ч соединен с входом первого РС 29, выход у - с7412 2 40 45 50 55 5 10 15 20 25 30 35 входом Ч нторого РС 30, а выход Счс входом счетчика дешифратора (СчДС)34, нуленой выход которого подключенпараллельно к входу третьего РС 31и первому управляющему входу К 21,первый ныход - к входу Ч четвертогоРС 32 и второму управляющему входуК 21, второй выход- к входу клятого РС33 и третьему управляющему входу К21, выход 3 - к четвертому управляющему входу К 21, первому управляющему входу БУ 28, прямому иинверсивному нходам логического блока (ЛБ) 35 иуправляющему входу УО 18. Первыйинформационный вход ЛБ 35 соединенс выходом УО 18 опорного элемента 17,второй информационный вход через УОЗб - с выходом одного из ОДН 13, аныход ЛБ 35 подключен к входу блокасинхронизации (БС) 37, первый выходкоторого соединен с управляющим входом АЭУ 23, второй выход - с управ"ляющим входом РГ 27, третий и четвертый выходы - с вторым и третьим управляющими входами БУ 28 соответственно, Выходы РС 29-33 подключены кцифровым входам соответствующих цифроаналоговых преобразователей (ЦАП 138-42, Упранляющие входы второго итретьего РФВ 3 и 4 соединены черезсвои ЦАП 38 и 39 и 90 -ные фаэовращатели 43 и 44 с выходами соответствующей Фазы преобразователя 1, Управляющие входы СПН 8 - 10 соединенычерез свои ЦАП с выходами ДДН 5 - 7,Устройство работает следующим образом,Выходной трехфазный сигнал преобразователя .1 однофазного напряжения в трехфазное через РФВ 2-4 и ДДН 5- 7 поступают на СПН 8-10 амплитуды первой гармоники переменного напряжения с трансформаторными выходами,Углы сдвига фаэ между выходными напряжениями СПН 8-10 определяются уровнем напряжения на управляющих входахвторого и третьего РФВ 3 и 4 а уровень амплитуды выходных напряжений -напряжением на управляющих входахСПН 8-10 и в начале работы могут несоответствовать номинальным значениям, Отработка номинального уровняамплитуды первой Фазы начинается втот момент, когда СчДС 34 устанавливается н состояние О", Сигнал на выходе "0" СчДС 34 поступает на первыйуправляющий вход К 21, в результате чего К 21 подключает выход ОДН 11 к3 13174 входу ИУС 16 и опорного элемента 17Сигнал, пропорциональный разнице амплитуд опорного напряжения и напряжения первой гармоники на выходе первой фазы устройства, поступает на ПЭ 24 и 25, первый из. которых(24 ) настроен на положительный знак разности сравниваемых напряжений, а другой(25) - на отрицательный; Импульсом управления со второго выхода БС 37 10 состояние пороговых элементов записывается в РГ 27, выходные сигналы которого поступают на входы БУ 28, Если разность опорного и выходного напряжения фазы положительна, то, БУ 28 15 вырабатывает сигнал на выходе +1, если отрицательна - то на выходе -1, Сигналы с выходов +1 и -1 БУ 28 поступают на входы +1 и -1 всех РС 29- 33, но так как .счетчик-дешифратор 20 находится в состоянии 0, то д данном случае работает "только РС 31, который с помощью ЦАП 40 меняет уровень напряжения на управляющем входе СПН 8, что, в свою очередь, приводит 25 к изменению уровня выходного напряжения на выходе СПН 10, Процесс повторяется до тех пор, пока сигнал разности на выходе избирательного узла сравнения не станет по модулю мень ше, чем порог срабатывания ПЭ 24 и.25. В этом случае БУ 28 вырабатывает сигнал на выходе Сч, под действием которого СчДС 34 перейдет в новоесостояние - "1", В этом случае элементы избирательной обратной связи - ИУС 16, опорный элемент 17, ПЭ 24 и 25, РС 32, ЦАП 41 - включаются на ртработку номинального уровня амплитуды первой, гармоники второй фазы. 40 Отработка номинального уровня ампли.туды первой гармоники третьей фазы начнется после того, как под действием сигнала на выходе Сч БУ 28 СчДС 34 перейдет в состояние "2", 45 Точность установки номинального уровня амплитуд выходных напряжений зависит от коэффициента усиления ИУС 16 и порога срабатывания ПЭ 24 и 25, при этом использование одного, общего для всех фаз, опорного элемента 17 со своим источником ПОН 20 поэволяет получать строго идентичные по уровню с амплитуды выходные напряжения.При переходе СчДС 34 в состояние 3 устройство переходит в режим установления фазовой симметрии трехфаз 12 4ной системы напряжений, Алгоритмработы устройства в этом режиме следующий, Под действием сигнала на выходе 3 СчДС 34 все информационныевходы К 21 подключаются к его выходу, запирается УО 18 опорного 17элемента, ЛБ 35 переключает входблока синхронизации на выход УО 36связанного с выходом ОДН 13 одной изфаз устройства блок управления навыходеформирует потенциал, разрешающий работу РС 29, В результатеэтого на первый вход ИУС 16 поступает сумма напряжений трехфазной системы; на второй вход поступает нулевой потенциал. Сумма равных по амплитуде напряжений равна нулю только вслучае полной фазовой симметрии системы. В противном случае, ПЭ 24 или25 фиксируют ненулевой сигнал на выходе ИУС 16, После записи состоянияПЭ в РГ 27 аналоговое запоминающееустройство под действием сигнала свыхода 1 БС 37 фиксирует уровень сигнала ошибки симметрирования на выходе ИУС 16Далее, под действиемсигнала с выхода 3 БС 37 БУ 28 анализирует состояние РГ 27, при этом,если сработал один из ПЭ 24 и 25,то.БУ 28 формирует. на выходе +1 или-1, соответственно, импульс, изменяющий состояние РС 29, в противномслучае - ПЭ 24 или 25 не сработаливвиду нулевого значения сигнала ошибки симметрирования в , БУ 28 на выходСч формирует сигнал, который переводит СчДС 34 в состояние "0" - режимстабилизации амплитуды первой фазы,Изменение состояния РС 29 приводит к изменению уровня напряжения на выходе ЦАП 38, которое повернуто на 90 фазовращателем 43 относительно напряжения, действующего на входе РФВ 3. В результате этого изменяется начальная фаза напряжения на выходе РФВ 3 и соответственно на выходе СПН 9, что в свою очередь приводит к изменению суммарного сигнала на выходе ИУС 16. Этот сигнал сравнивается на сумматоре 22 с предыдущим значеним сигнала ошибки симметрирования, которое хранится в АЗУ 23, Если изменение состояния РС 29 привело к уменьшению сигнала ошибки симметрирования, то сумматор 22 формирует сигнал, от которого срабытывает ПЭ 26, в противном случае ПЭ 26 оста. ется в нулевом состоянии.После очередного запуска БС 37 сигналом с выхода УО 36 в РГ 27 записывается состояние ПЭ 24-26, затем АЗУ 23 фиксирует новое значение сигнала ошибки. Если в результате предыдущего изменения фазы выходного напряжения сигнал ошибки уменьшился до нуля (ПЭ 24 и 25 не сработали), то БУ 28 формирует сигнал на выходе Сч. Если сигнал ошибки уменьшился, но не до нуля (сработал ПЭ 26), то БУ 28 формирует сигнал на тот же вход РС 29, что и в предыдущем случае, Если сигнал ошибки увеличился, то БУ 28 формирует сигнал на другой вход РС 29.Изменение начальной фазы напряжения на выходе СПН 9 в выбранном направлении продолжается до тех пор, пока сигнал на выходе ИУС 16 не станет равным нулю, либо повторно начнет увеличиваться. В последнем случае БУ 28 снимает разрешающий сигнал с выхода Ч и подает его на выход1что приводит к отпиранию РС 30,фуправляющего начальной фазой напряжения.на выходе СПН 10, Изменение состояния РС 30 происходит по описанному алгоритму до тех пор пока сигнал на выходе ИУС 16 не станет равным нулю либо изменение кода РС 30 как в сторону уменьшения, так и увеличения будет увеличиваться сигнал на выходе ИУС 16. В случае повторного увеличения сигнала на выходе ИУС 16 при регулировании фазы напряжения на выходе СПН 1 О БУ 28 вновь переключается на управление фазы напряжения на выходе СПН 9. Таким образом, путем поочередной регулировки фазы напряжений, регулируемых РФВ 3 и 4,система выходныхнапряжений устройствав конце концов установится в симметричное состояние, Под действием нулевого сигнала на выходе ИУС 16 БУ 28сигналом с выхода 4 блока синхронизации устанавливается в исходное состояние и переходит из режима установления фазовой симметрии в режим контроля номинального уровня амплитудывыходных напряжений устройстваВ соответствии с описанным алгоритмом работы БУ 28 на своих выходахреализует следующие функции:ПЭЗ, ПЭЗ у = ПЭЗ;ПЭЗ у,; 110 ч = ПЭ 1 ПЭгф 5 где ПЭ 1, ПЭ 2, ПЭЗ - состояние ПЭ 24-26 соответ ственно в текущий момент времени;ПЭЗ - состояние ПЭ 26в предыдущиймомент времени; (ПЭ 1+ПЭ 2) - состояние ПЭ 24и 25 на первомтакте выработан"ного режима работы устройства;СДЗ - состояние выхода3 счетчика дешифратора 3410 15 20 Приведенные функции позволяют методами формальной логики реализовать 25 БУ 28,ЛБ 35 реализует функцию вида ЛС = У 018 СДЗ + У 036 СДЗ где У 018, У 036 - сигналы с выходов 30 УО 18 и Зб соответ ственноФормула изобретения Стабилизированная трехфазная система питания, содержащая преобразователь однофазного напряжения втрехфазное с нулевым проводом, входом подключенным к входным клеммам, 40 в цепь каждой выходной фазы котороговключены последовательно соединенные регулируемые фазовращатели, дополнительные регулируемые делителинапряжения, стабилизаторы первой гар" 45 моники переменного напряжения с трансформаторным выходом, подсоединенные к выходным клеммам, и основныерегулируемые делители напряжений,входы и выходы которых через пере ключатель подключены к узлу индикации симметрии а также избирательный узел сравнения, один вход которого соединен с первым выходом опорного элемента, о т л и ч а ю щ а я с я тем, что, с целью автоматизациипроцесса амплитудно-фазовой симметрии и повышения точности воспроизведения параметров качества выходногонапряжения, в нее введены коммутатор,по выходу -1 К = ПЭЗ; ПЭЗпо выходу Сч ПЭ 2,логический элемент реализует следующий закон: 7 1 З 1741 информационные входы которого подсоединены через резисторы к выходам основных регулируемых делителей напряжения, а выход соединен с первым входом опорного элемента и параллель 5 но с вторым входом избирательного узла сравнения, сумматор, один вход которого непосредственно, а другой через введенное аналоговое запоминающее устройство соединены с выходом избирательного узла сравнения, три пороговых элемента, первые два иэ которых своими входами подключены к выходу избирательного узла сравнения, вход третьего порогового элемен та подключен к выходу сумматора, а выходы пороговых элементов через введенный регистр подключены к информационным входам введенного блока управления, выходы +1 и "1 которой сое- Л 1 динены соответственно с входами +1 и -1 пяти введенных реверсивных счетчиков параллельно, выход у 1 соединен с входом д первого реверсивного счетчика, выход 2 соединен с вхо дом Ч второго реверсивного, счетчика, а выход Сч соединен с входом введенного счетчика-дешифратора нулевой выход которого подключен параллельно к входу Ч третьего реверсивного счет- Зо чика и первому управляющему входу коммутатора, первый выход счетчикадешифратора пОдключен к входу четвертого реверсивного счетчика и второму управляющему входу коммутатора, второй выход счетчика-дешифратора подключен к входу Ч пятого реверсивного счетчика и третьему управляющему входу коммутатора, а третий выход счетчика-дешифратора подключен к четвер-. 4 О тому управляющему входу коммутатора, второму входу опорного элемента, первому управляющему входу блока управления и прямому и инверсному входам введенного логического блока, первый информационный вход которого соединен с вторым выходом опорного элемента, а второй информационный вход через первый введенный усилитель-ограничитель соединен с выходом одного из основных регулируемых делителей напряжения, а выход логического элемента соединен с входом введенного блока синхронизации первый выход которого подключен к управляющему входу аналогового запоминающего устройства, второй выход подключен к управляющему входу регистра, а третий и четвертый выходы подключены к второму и третьему управляющим входам блока управления соответственно, при этом выходы реверсивных счетчиков соединены с цифровыми входами соответствующих введенных цифроаналоговых преобразователей, управляющие входы второго и третьего регулируемых фазовращателей соединены через последовательно включенные свои цифроаналоговые преобразователи иовведенные 90 -ные фазовращатели с выходами соответствующей фазы преобразователя однофаэного напряжения в трехфазное, а управляющие входы стабилизаторов первой гармоники соединены через свои цифроаналоговые преобразователи с выходами дополнительных делителей напряжения, опорный элемент включает в себя второй усилитель-ограничитель, информационный вход которого соединен с первым входом опорного элемента а вход управления подключен к второму входу опорного элемента, выход второго усилителя-ограничителя подключен к входу управления прерывателя и второму выходу опорного элемента, и источник опорного напряжения, выход которого через прерыватель подсоединен к первому выходу опорного элемента, причем блок управления реализует получение выходных сигналов по следующим логическим законам: повыходу +1+ПЭ 1 ПЭ 1(ПЭ 1+ПЭ 2), СДЗ,по выду4,= ПЭЗ. ПЭЗ рпо выходу Б ц = У 02 СДЗ + У 01 СДЗ, где ПЭ 1, ПЭ 2, ПЭЗ - логические выходные сигналы со- ответственно1317412 кодных первого и Составитель Ю, Опадчийедактор Т, Парфенова ТехредЛ.Олийнык Коррект ч Тираж 863И Государственного комилам изобретений и откры5, Москва, ЖРаушск Заказ 2422/42ВНИИП по 11 Подписнота СССР аб., д.4 Производственно-полиграфическое предприятие, г, Ужгород, ул, Проектн первого, второ"го и третьегопороговых элементов;ПЭЗ;. - логический выходной сигнал навыходе третьегопорогового элемента в предыду"щий момент вре- , 10мени;(ПЭ 1 + ПЭ 2) - сумма логическихсигналов на вывторого пороговых элементов напервом такте выбранного режимаработы;СДЗ . - логический сигнал на выходе 3счетчика-дешифратора;У 01, У 02 - логические сигналы на выходахпервого и второго усилителейограничителей,