Устройство для индикации

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК Р 4 0 09 (д 3 04 6 06 Г 3 14 1 Г а1 м. 14 Ы ОПИСАНИЕ ИЗОБРЕТЕНИ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИ АВТОРСКОМУ СВИДЕТЕЛЬСТВ(56) Авторское свидетельство СССР643921, кл, 6 06 Г 3/147, 1978.Патент Японии53-33372,ел. б 06 Г 3/14/б 06 К 15/18, опубл ик. 1978. (54) УСТРОЙСТВО ДЛЯ ИНДИКАЦИИ (57) Изобретение относится к области автоматики и вычислительной техники и может быть использовано в устройствах ин,801261005 А 1 дикации, Цель изобретения - повышение достоверности устройства за счет сохранения неизменной яркости свечения индикаторов при увеличении их числа. Цель достигается введением второго и третьего регистров сдвига, трех буферных регистров, второй и третьей групп мультиплексоров, коммутатора кодов, второго дешифратора, третьей и четвертой групп ключей с соответствующими функциональными связями, что позволяет индицировать информацию одновременно на обеих группах индикаторов, 1 з.п.ф-лы, 3 ил.40 Изобретение относится к автоматике и вычислительной технике и может быпь использовано в устройствах индикации.Цель изобретения - повышение достоверности устройства за счет сохранения неизменной яркости свечения индикаторов при увеличении их числа.На фиг. 1 представлена структурная схема предлагаемого устройства; на фиг, 2 схема блока управления; на фиг. 3временные диаграммы, поясняющие работу уст ройства,Устройство содержит блок 1 ввода данных, выполненный в виде клавиатуры цифр и операций, шифратор 2, генератор 3 тактовых импульсов, блок 4 управления, первый 5 и второй 6 регистры сдвига (число разрядов регистра равно числу цифровых индикаторов в группе), первую 7 и вторую 8 группы мультиплексоров, коммутатор 9 кодов, блок 10 памяти, первый 1 и второй 12 буферные регистры (хранения кода цифр), первый дешифратор 13, первую группу 14 ключей, первую группу 15 цифровых индикаторов, вторую группу 16 ключей, третий регистр 17 сдвига, распределитель 18 импульсов, третий буферный регистр 19, второй дешифратор 20, третью группу 21 ключей, вторую группу 22 цифровых индика. торов и четвертую группу 23 ключей. На фиг, 1 обозначены также: с первого по третий входы 24 - 26 блока управления, выходы 27 - 30 группы блока управления, с первого по восьмой выходы 31 -38 блока управления.Блок 4 управления содержит дсшифра тор 39 команд, элементы ИЛИ 40 и 41, первый и второй К-триггеры 42 и 43, элементы И 44 - 47, синхронизатор 48 по тактовым импульсам, элемент ИЛИ 49, счетчик 50 тактовых импульсов, счетный триггер 51. Р-триггер 52, счетчик 53 хода адреса, элемент И 54, элементы ИЛИ - НЕ 55 и 56, инверторы 57 и 58 и элементы И 59 - 62.Шифратор 2 представляет собой устройство, нечувствительное к дребезгу контактов и обеспечивающее на выходе двоичнодесятичный код нажатой клавипи и импульс готовности информации.Выходы блока 4 у правления подклоце ны: выходы группы - к управляющим входам групп 7 и 8 мультиплексоров, к адресным входам блока 10 памяти и и ипформационным входам распределителя 18 импуль. сов; первый выход 31 - к выходу записи- чтения блока 10 памяти; второй выход 32 к входу обращения блока 10 памяти; третий выход 33 - к тактовому входу буферного регистра 11; четвертый выход 34 -- к тактовому входу второго. регистра 6; пятый и шестой выходы 35 и 36 - к входам коммутатора 9 кодов; седьмой выход 37 - к тактовым входам второго 12 и третьего 9 буферных регистров и к тактовому входу распределителя 18 импульсов; восьмой выход 38 - к тактовому входу первого регистра 5 сдвига, выходы которого подключены к входам первой группы 7 мультиплексоров. Выходы второго регистра 6 сдвига соединены с входами второЙ группы 8 мультиплексоров, выходы которой так же, как и выходы первой группы 7 мультиплексоров, подключены к входам коммутатора 9 кодов. Коммутатор 9 кодов представляет собой группы элементов 2 И - 2 ИЛИ. Выходы коммутатора 9 кодов подключены к информационным входам блока О памяти, выходы котороо соединены с информационными входами буферных регистров 11 и 19. Выходы первого буферного регистра 11:оединены с информационными входам второго буферного регистра 2, выходы которого подклкьцены к входам первого дешифратора 3, выходы которого через вторую группу ключей 16 соединены с одноименными выводами первой группы 15 цифровых индикаторов. Общие катоды цифровых индикаторов группы 15 церез первую группу 14 ключей соединены с выходами распределителя 18 импульсов, входы которого подключены к выходам третьего регистра 17 сдвига.Выходы второго буферного регистра 19 подключены к входам второго дешифратора 20, выходы которого через четвертую группу 23 кгпочей соединены с одноименными выводами второй группы 22 цифровых индикаторов. Общие катоды цифровых индикаторов группы 22 через третью груп 21 ключеЙ соединены с выходаи распределителя 18.Информационные входы дешифратора 39 команд (фиг. 2) соединены с первым входом 24 блока 4 управления, а вход стробирования -- с вторым входо 2 о. Выоды дешифратора 39 подключены: первыйи 8-входу первого Ктриггера 42 и к первому входу второго элемента ИЛИ 41: второй к первом; вхсду первого элемента И,1 И 40 и к 8-входу второго К-триггера 43; третий - к вторым входам элементов ИЛИ 40 и 41, четвертыйк перьому входу синхронизатора 48 по тактам, выход которого соединен с вторыми входами элементов И 44 и 45. Первые входы элеме гсов И 44 и 45 по,ключены к выходам триггеров 42 и 43, которые являются выходами 35 и 36 блока, а также соединены с первыми входами элементов и 46 и 47, выходы кото)ых подключены к входам элемента ИЛИ 49, выход которого является выходом 31 блоха.Вход 26 блока соединен со счетным входом сче чика 50, аковм входом В-триггера 52 и счетным входом счетчика 53, выходы которогс являются выходами группы блока, п рвый выход счетчика 50 соединен с первым зходом элемента ИЛИ- - НЕ 55 и входом инвертора 57, второй выход счетчика 50 - . с вторым входоэ е. н,а ИЛИ - НЕ 55 и входом инвертора 58, а выход перепо 126100520 35 55 ьса - со счетным входом триггера 51, Р-входом Р-триггера 52, с входом переноса счетчика 53 и с первым входом элемента 54, второй вход которого соединен с выходом Р-триггера 52.Выход элемента ИЛИ - НЕ 55 соединен с первыми входами элементов И 59 и 62, выходы которых подключены к вторым входам элементов И 46 и 47 соответственно. Второй вход элемента И 59 и первый вход элемента И 60 подключены к прямому выходу счетного триггера 51, инверсный выход которого соединен с вторыми входами элементов И 61 и 62.Выходы инверторов 57 и 58 соединены с входами элемента ИЛИ - НЕ 56, выход которого подключен к второму и первому входам элементов И 60 и 61 соответственно. Выход элемента И 61 соединен с вторым входом синхронизатора 48, представляющего собой два последовательно соединенных Р-триггера и элемент И.Устройство работает следующим образом.В исходном состоянии тактовые импульсы поступают на вход 26 блока 4 управления от генератора 3 тактовых импульсов, обеспечивая появление на выходах 27 - 30 блока управления адресных сигналов управления (фиг. Зе,ж,з,и) синхронной работы групп 7 и 8 мультиплексоров, блока 10 памяти и распределителя 18 импульсов, а также на выходе 3 - сигнала управления записью-чтением (фиг, 3 р или с), на выходе 32 - сигнала обращения к ОЗУ (фиг. 3 и), на выходе 33 - тактовых импульсов записи информации в буферный регистр 11 (фиг. 3 л) и на выходе 37тактовых импульсов записи информации в буферные регистры 12 и 19 (фиг, 3 н). При этом адресные сигналы управления формируются на выходах счетчика 53 (фиг. 2), работаюшего в циклическом режиме с коэффициентом пересчета, равным общему числу цифровых индикаторов устройства (например, 16)В блоке 10 памяти (ОЗУ) хранится информация, подлежашая отображению на цифровом табло. При этом процесс записи информации организован так, что строки ОЗУ с адресами от 0000 до 0111 заняты цифрами первого отображаемого числа, а строки ОЗУ с адресами от 1000 до 11 1 цифрами второго отображаемого числа. Действительно, в зависимости от характера работы с прибором, в который входит предлагаемое устройство, оператор нажимает ту или иную клавишу операции клавиатуры: Набор числа первого параметра или Набор числа второго параметра. Шифратор 2 (фиг. 1) осуществляет кодирование операции, и двоичное слово поступает на вход дешифратора 39 (фиг. 2), Сигнал, поступгюгций с выхода дешифратора 39, устанавливает триггер 42 или 43 в состояние 1.Далее оператор осуществляет набор числа параметра, последовательно нажимая кла 1 О 15 25 30 40 45 50 виши цифр (первой набирается цифра старшего десятичного разряда), При этом шифратор 2 формирует соответствующее двоичное слово, поступающее на входы регистров 5 и 6 сдвига и на вход дешифратора 39. Сигнал с выхода дешифратора 39 запускает синхронизатор 48 по тактам, выходной импульс которого, равный по длительности периоду тактовых импульсов, проходит элемент И 44 (или элемент И 45, в зависимости от того, какой из триггеров 42 или 43 находитсяв состоянии 1) и поступает на С-вход регистра 5 (или 6) сдвига.В результате двоичный код набранной цифры фиксируется в первом разряде одного из регистров 5 или 6 сдвига. При наборе следующей цифры код ранее набранной цифры сдвигается в более старший разряд и т. д.Код с выхода каждого разряда регистра сдвига 5 (или регистра сдвига 6) поступает на информационные входы группы мультиплексоров 7 (или 8) преобразуюших параллельный код в последовательный, поступавший через коммутатор 9 кода на вход данных ОЗУ. Если производится набор числа первого параметра, то на вход записи-чтения ОЗУ 10 поступает последовательность импульсов (фиг. 3 р) с выхода элемента И 59, прошедшая через элементы И 46 и ИЛИ 49 и обеспечивающая запись числа в ячейки ОЗУ с адресами от 0000 до 0111. При наборе числа второго параметра на вход записи-чтения ОЗУ О поступает последовательность импульсов (фиг. 3 с) с выхода элемента И 62, прошедцгая через элементы И 47 и ИЛИ 49 и обеспечиваюшая запись числа в ячейки ОЗУ с адресами от 1000 до 111.Считывание информации из ОЗУ 10 осуществляется последовательно, начиная с цифры младшего разряда, при поступлении на адресные входы кода с выхода группы блока управления. Порядок чередования адресов ячеек ОЗУ 10 следующий: 0000 1000, 0001, 1001, 0010, 1010, 0011,011 и так далее. Следовательно, цифровой код на выходе ОЗУ 10 (фиг. 3 т) содержит информацию как о числе первого параметра, так и о числе второго параметра (фиг. 3 т выполнена в предположении, что как первое, так и второе число равно 100). Разделение кодов чисел производится с помощью буферных регистров 11 и 19. По спаду импульсов (фиг. 3 л) с выхода элемента И 60 код цифры первого числа фиксируется на выходе первого буферного регистра 1 (фиг. 3 у), а затем по спаду импульсов (фиг. 3 н) с выхода элемента н 61 переписывается в буферный регистр 12 (фиг. 3 ф). Далее код цифры первого числа преобразуется первым дешифратором 13 в код семисегментного индикатора, который через вторую группу ключей 16 поступает на соединенные вместе одноименные сегменты всехцифровых светодиодных индикаторов первой группы 15.Синхронно с поступлением кода цифрна вход дешифратора 13 работает распределитель 18 импульсов, управляемый сигналами с выхола группы блока 4 управления,сдвинутыми на период импульсов 1 фиг. 3 н) свыхода 37 блока 4 с помощью регистра 17сдвига.Распределитель 18 последовательно обеспечивает замыкание на шину источника питания с помощью первой группы ключей14 общкх катодов цифровых индикаторовгруппы 15 и их последовательное включение, начиная с индикатора младшей цифрыотображаемого числа.Скважность свечения цифровых кндикаторов первой группы равна 8,Распределитель 18 также послеловагельно обеспечивает замыкание на цину и исто - ник питания общих катодов цифровых индикаторов второй группы 22 и, таким обра 20 зом, последовательное включение одновременно с первой группой 15 индикаторов второй группы 22.Код цифр второго числа фиксируется на выходе регистра 19 (фиг. 3 х) по спаду импульсов (фиг. 3 н) с выхода элемента И 61 (фиг. 2). Далее код цифр второго числа преобразуется вторым дешифратором 20 в код семисегментного ин,икатора, который через четвертую группу ключей 23 посту.пает на соединенные вместе одноименные 30 сегменты всех цифровых светодиодных индикаторов группы 22. Скважность свечения индикаторов второй группы также равна 8.Таким образом, при общем числе цифровых светодиодных индикаторов., равном 1 б, скважность свечения их равна Йт.с. в дьа 35 раза меньше, чем в известном устройстве.При этом яркость свечения индикаторов в два раза больше при одинаковой величине импульсного тока, протекающего через каждый сегмент. Следовательно, в предла 40 гаемом устройстве увеличение количества отображаемых цифр в два раза не изменяет яркости их свечения. Сохранение неизменной яркости свечения обеспечивает достоверность индикации при увеличении обь.ема индицируемой информации.Указанные преимущества делают перспективным применение предложенного устройства в системах цифровой индикации современных высокоточных измерительных приборов, использующих светодиодные цифровые индикаторы. 50Формула изобретения1. Устройство для индикации, содержащее последовательно соединенные блок ввода данных, шифратор, первый регистр сдвига и первую группу мультиплексоров, блок памяти, адресные входы, вход чтение - занись и вход обращения которого подключены соответственно к выходам группы, первому и второму выходам блока управления, третий выход которого соединен с синхронизирующим входом первого регистра сдвига, первый и второй входы блока управления подключены к выходам шифратора, второй вход которого к третий вход блока управления соединены с выходом генератора тактовых импульсов, две группы цифровых индикаторов, управляющие элек. троды цифровых индикаторов первой группы через ключи первой группы соединены с выходами распределителя импульсов, информационные электроды цкфровых индикаторов первой группы соединены через ключи второй группы с выходами первого дешифратора, отличающееся тем, что, с цельк повышения достоверности индикации за счет сохранения неизменной яркости свечения индикаторов при увелицении их числа, оно содержит второй регистр сдвига, первый, второй и третий буферные регистры, вторую группу мультиплексоров, коммутатор кодов, третий регистр сдвига, второй дешифратор и третью и четвертую группы клкчей, информационные входы второго ре. гистра сдвига подключены к информационным входам;н.рвого регистра сдвига, синхронизирующий вхол - к четвертому выходу блока управления, выходы группы которого подклкчень к управляюгцим входам мультиплексоров второй группь., информационные входы которых соединены с выходами второго регистра сдвкга, выходы муль.иплексоров второй группы соединены с одними из входов коммутатора кодов, другие входы которого подключены к пятому и шестому выходам блока управления, выходы коммутатора кодов соединены с информационными входами блока памяти, выходь. которого подключены к входам первого буферного регистра, выходы которого через второй буферный регистр подключены к входам первого дешифратора, входы третьего регистра сдвига соединены с выходами группы блока управления, а выходыс входами распределителя импульсов, выходы которого через клнчи третьей группы соединены с управляю;цими электродами цифровых индикаторов второй группы, информационные электролы которых соединены через ключи четвертой группы с выходами второго дс нифратора, входы которого соединены с выходами третьего буферного регистра, входы которого подключены к выходам блока памяти, синхроннзируюгцие входы второготретьего буферных регистров и третьего регистра сдвига подключены к седьмому выходу блока управления, восьмой выход коорого ссединен с синхронизирунщим входом первого буферного регистра.2. Устройство по п. 1, от.1 ичающееея тем, что блок управления содержит дсшкфрагор команд, первый и вгорой К 8-тоиггеры, синхронизатор, счетчик тактовых импульсов, счетный триггер, Р-триггер, счетчик кода адреса, три элемента ИЛИ, девять элементов И, первый и второй инверторы, первый и второй элементы ИЛИ - НЕ, информационный и стробирующий входы дешифратора команд являются первым и вторым входами блока, первый выход дешифратора команд подключен к входу установки в 1 первого КЯ-триггера, выход которого является пятым выходом блока и соединен с первыми входами первого и пятого элементов И, вход установки в О первого К 5-триггера соединен с выходом первого элемента ИЛИ, первый и второй входы которого подключены к второму и третьему выходам дешифратора команд соответственно, второй выход которого соединен с входом установки в 1 второго К 5-триггера, выход которого является шестым выходом блока и соединен с первыми входами второго и четвертого элементов И, вход установки в О второго К 5-триггера соединен с выходом второго элемента ИЛИ, первый и второй входы которого подключены к первому и третьему выходам дешифратора команд, четвертый выход которого подключен к первому входу синхронизатора, выход которого подключен к вторым входам первого и второго элементов И, выходы которых являются третьим и четвертым выходами блока, третьим входом которого являются входы Р-триггера, счетчика кода адреса и счетчика тактовых импульсов, первый выход которого соединен с первым входом первого элемента ИЛИ ви входом первого инвертора, второй выход счетчика тактовых импульсов соединен с вторым входом первого элемента ИЛИ ви входом второго инвертора, выход которого подключен к второму входу второго элемента ИЛИ в , первый вход которого соединен с выходом первого инвертора, выход первого элемента ИЛИ - НЕ подключен к первым входам шестого и девятого элементов И, выход второго элемента ИЛИ - НЕ - к второму входу седьмого элемента И и первому входу вось О мого элемента И, выход которого подключен к второму входу синхронизатора и является седьмым выходом блока, восьмым выходом которого является выход седьмого элемента И, выходы шестого и девятого элементов И соединены с вторыми входами четвертого и пятого элементов И, выходы которых подключены к входам третьего элемента ИЛИ, выход которого является первым выходом блока, вторым выходом которого является выход третьего элемента И, первый вход которого соединен с 20выходом переноса счетчика тактовых импульсов, который подключен к синхронизирующему входу счетного триггера, Р-входу Р-триггера и входу переноса счетчика кода адреса, выходы которого являются 2 выходами группы блока, прямой выход счетного триггера подключен к первым и вторым входам шестого и седьмого элементов И, инверсный выход - к вторым входам восьмого и девятого элементов И, выход которого соединен с вторым входом пя того элемента И, второй вход четвертогоэлемента И подключен к выходу шестого элемента И, второй вход третьего элемента И подключен к выходу Р-триггера.:и;сноССР ЦиткинаЛП Редактор Заказ 523 НИИПИ Государственного по делам изобретений 35, Москва, Ж- - 35. Ра ППП Патентъ г. Ужг комитета С и открытий иская наб., род. ул. Пр 11 Филид. 4 ппО ектная ЗЛЯТ. ллшлл л пллпл. 1 ГЧ 1 ГЦ ИГ ГЛПХ лллплллллллпллп п-л 1 ) 1 Г 1.Г 1 / 1.Д 1 Г т - -Г 1