Устройство циклового фазирования аппаратуры передачи дискретной информации

(54РО бл ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРО делдм изОБретений и ОТНРытии ОПИСАНИЕ(56) 1. Авторское свидетельство ССФ 566379, кл. Н 04 Ь 7/04, 1975.2. Авторское свидетельство СССРкл, Н 04 Ь 7/08, 1977) (57) УСТРОЙСТВО ЦИКЛОВОГО ФАЗИВАНИЯ АППАРАТУРЫ ПЕРЕДАЧИ ДИСКРЕТНОЙ ИНФОРМАЦИИ, содержащее регистр,ок сравнения и решающий блок, выход которого является выходом устройства циклового фазирования аппаратуры передачи дискретной информации, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей путем обеспечения работы при различной структуре синхроцикла принимаемого сигнала, в него введены последовательно соединенные распределитель и коммутатор, последователь- но соединенные блок управления и сумматор, а также оперативный запоминающий блок, выход которого подсоеди нец к первому входу блока сравнения, второй вход которого подключен к второму выходу блока управления, а выход блока сравнения подсоединен к информационному входу. решающего блока, установочный вход которого подключен к третьему выходу блока управления, четвертый выход которого подсоединен к установочному входу распределителя, выход регистра подсоединен к адресному входу оперативного запоминающего блока и к второму входу сумматора, выход которого подсоединен к второму входу коммутатора, выход которогоподсоединен к информационному входу регистра, второй вход распределителя объединен с входом сброса решающего блока и является первым тактовым входом устройства циклового фазирования аппаратуры передачи дискретной информации, вторым тактовым входом которого являются объединенные тактовые входы блока управления, регистра и оперативного запоминающего блока, а управляющий вход блока управления, информационный вход оперативного запоминающего . блока, а такжв объединенные входы записи/считывания коммутатора и опе- Е ративного запоминающего блока являются соответственно управляницим входом, информационным входом и входом записи/считывания устройства циклового фазирования аппаратуры передачи дискретной информации.2. Устройство по п.1, о т л и - ч а ю щ е е с я тем, что распределитель содержит последовательно соединенные делитель частоты и элемент сравнения, выход которого подсоединен к установочному входу делителя частоты, второй вход элемента сравнения, счетный вход делителя частоты и выход делителя частоты являются соответственно первым и вторым входами и выходом распределителя.3. Устройство по п, 1, о т л и - ф ч а ю щ е е с я тем, что, блок управ- ления содержит регистр памяти числа бит в цикле, регистр памяти синхрокомбинации, регистр памяти числа бит информации между соседними битами синхрокомбинации и регистр памяти числа бит в синхрокомбинации, объе1104 б 79 циненные входы которых являютсяуправляющим входом блока управления,тактовый вход регистра памяти синхрокомбинации является тактовым входомблока управления, а выходы регистрапамяти числа бит информации междусоседними битами синхрокомбинации,Изобретение относится к электросвязи и может использоваться для циклового Фазирования систем передачи ди кретной инФормации.Известно устройство циклового фаэирования, содержащее последовательно соединенные ключ, регистр сдвига, дешифратор, первый и второй элементы И, последовательно соединенные блок сравнения, счетчик числа совпадений 10 и триггер, последовательно соединенные декодер и блок памяти, выход которого подсоединен к второму входу второго элемента И, выход первого элемента И подсоединен к входу ключа 15 и второму установочному входу триггера, второй вход ключа подключен к выходу счетчика числа совпадений, второй выход регистра сдвига подсоединен к третьему входу ключа и входу 20 блока сравнения, четвертый вход ключа объединен с вторым входом блока сравнения и входом декодера, а выход триггера подсоединен к второму входу переело элемента и 111.15Недостаткам известного устройства циклового фазирования является отсутствие возможности циклового Фазирования при различной структуре :синхроцикла принимаемого сигнала,Наиболее близким техническим решением к предлагаемому является устройство циклового Фазирования аппаратуры передачи дискретной информации, содержащее регистр, блок сравнения И, решающий блок, выход которого является выходом устройства циклового фазирования аппаратуры передачи дискретной информации, последова тельно соединенные блок строби-4 О вования и блок коррекции а также счетчик вход и выход которого подключены соответственно к выходу регистра памяти синхрокомбинации, регистра памяти числа бит в синхрокомбинации и регистра памяти числа бит в цикле являются соответственно первым, вторым, третьим и четвертым выходами блока управления. блока сравнения и входу счетчика, выход которого подсоединен к входу решающего блока, первый, второй и третий выходы регистра подсоединены к соответствующим объединенным входам блока коррекции и блока сравнения, первый, второй и третий выходы которого подсоединены к соответствующим входам регистра, а выход блока коррекции подсоединен к входу блока сравнения 121 .Недостатком известного устройства циклового Фазирования аппаратуры передачи дискретной информации является отсутствие воэможности циклового Фазирования при различной структуре синхроцикла принимаемого сигнала.Цель изобретения - расширение функциональных возможностей путем обеспечения циклового фазирования при различной структуре синхроцикла принимаемого сигнала. Для достижения поставленной цели в устройство циклового фазирования аппаратуры передачи дискретной информации, содержащее регистр, блок сравнения и решающий блок, выход которого является выходом устройства циклового фазирования аппаратуры передачи дискретной информации, введены последовательно соединенные распределитель и коммутатор, последовательно соединенные блок управления и сумма. тор , а также оперативный запоминающий блок, выход которого подсоединен к первому входу блока сравнения, второй вход которого подключен к второму выходу блока управления, а выход блока сравнения подсоединен к инфор,мационному входу решающего блока, установочный вход которого подключен к третьему входу блока управления,104679 30 40 45 50 55 четвертый выход которого подсоединенк установочному входу распределителя,выход регистра подсоединен к адресному входу оперативного запоминающего блока и к второму входу сумматора, выход которого подсоединен квторому входу коммутатора, выход ко-,торого подсоединен к информационномувходу регистра, второй вход распределителя объединен с входом сбросарешающего блока и является первымтактовым входом устройства цикповогофазирования аппаратуры передачи дискретной информации, вторым тактовымвходом которого являются объединенныетактовые входы блока управления, регистра и оперативного запоминающегоблока, а управляющий вход блокауправления, информационный вход оперативного запоминающего блока, а также объединенные входы записи/считывания коммутатора и оперативного запоминающего блока являются соответственно управляющим входом, информационным входом и входом записи/счи-.тывания устройства циклового фазирования аппаратуры передачи дискретнойинформации.Распределитель содержит последовательно соединенные делитель частоты и элемент сравнения, выход которого подсоединен к установочномувходу делителя частоты, второй входэлемента сравнения, счетный входделителя частоты и выход делителячастоты являются соответственно первым и вторым входами и выходом распределителя,Блок управления содержит регистр памяти числа бит в цикле, регистр памяти синхрокомбинации, регистр памяти числа бит информации между соседними битами синхрокомбинации и регистр памяти числа бит в синхрокомбинации, объединенные входы которых являются управляющим входом блока управления, тактовый вход регистра памяти синхрокомбинации является тактовым входом блока управления, а выходы регистра памяти числа бит информации между соседними битами синхрокомбинации, регистра памяти синхрокомбинации, регистра памяти числа бит в синхрокомбинации и регистра памяти числа бит в цикле являются соответственно первым, вторьи, третьим и четвертым выходами блока управления. 5 10 15 20 25 На фиг. 1 приведена структурная электрическая схема устройства цикло- вого фазирования аппаратуры передачи дискретной информации; на фиг. 2 - диаграммы сигналов, поясняющие его работу.Устройство циклового фазирования аппаратуры передачи дискретной информации содержит распределитель 1, коммутатор 2, регистр 3, оперативный запоминающий блок 4, блок 5 сравнения, решающий блок 6, сумматор 7 и блок 8 управления. Распределитель 1 содержит делитель 9 частоты и элемент 10 сравнения. Блок 8 управления содержит регистр 11 памяти числа бит в цикле, регистр 12 памяти синхрокомбинации, регистр 13 памяти числа бит информации между соседними битами синхрокомбинации, регистр 14 памяти числа бит в синхрокомбинации. Решающий блок 6 содержит счетчик 15 и элемент 16 сравнения.Устройство циклового фазирования аппаратуры передачи дискретной информации работает следующим образом.В каждом цикле принимаемого сигнала содержится М бит, из которыхбит принадлежит равномерно расположенными в цикле битам синхрокомбинации, Количество бит информациимежду любыми соседними битами синхрокомбинации равно г бит, Эти данные, определяющие структуру синхроцикла принимаемого сигнала перед началом работы записываются через управляющий вход в блок 8 управления (фиг.1)В. регистр 11 записывается в двоичном коде число И. В регистр 12 записывается эталон синхрокомбинации для конкретного принимаемого сигнала. В регистре 13 записывается в двоичном коде число г. В регистр 14 записывается в двоичном коде число 1 . При 4нимаемый сигнал (фиг. 2 а) поступает на информационный вход оперативного запоминающего блока 4, который сигналом записи/считывания (фиг. 2 д), поступающим по входу записи(считывания устройства циклового фазирования аппаратуры передачи дискретной информации, переводится в режим записи, Тактовые импульсы частотой Гт (фиг.2 б) поступают по второму входу распределителя 1 на счетный вход делителя 9,На второй вход элемента 1 О сравнения поступает с регистра 11 блока 8 управления в двоичном коде число Я, 1104679определяющее коэффициент деления делителя 9. На первый вход элемента 10 сравнения поступают сигналы с делите- ля 9. При равенстве двоичных чисел на первом и втором входах элемента 5 10 сравнения на его выходе формирует" ся импульс, устанавливающий в "0" делитель 9, Таким образом можно устанавливать требуемый коэффициент деления делителя 9. Сигналы с выхода делителя 9 через коммутатор 2, управляемый сигналом записисчитывания (Фиг. 2 д) в момент записи (высокий уровень указанного сигнала) посту-. пают на вход регистра 3 и в такт с 15 первым импульсом Г (фиг. 2 е) запоминаются в нем.Тактовые. импульсы Гс, частота которых составляет ГГ,0 поступают в устройство циклового фазиро вания аппаратуры передачи дискретной информации по второму тактовому входу, Сигналы с выхода регистра 3 поступают на адресные входы оперативного запоминающего блока 4. Таким образом, 25в режиме записи адреса оперативного запоминающего блока 4 определяются состоянием распределителя 1 (фиг.2 в). После записи информации оперативный запоминающий блок 4 переводится в Зо режим (Фиг. 2 д) считывания (низкий уровень сигнала записи) и производится считывание информации из оперативного запоминающего блока 4 с каждым тактом частоты Г , при этом адре са оперативного запоминающего блока 4 (фиг. 2 г) Формируются следующим образом.Пусть запись информации произошла по адресу ш. Регистр 3 запомнил 4 О число ш, Первый такт считывания происходит также по адресу щ. В следующем такте считывания на входы регистра 3 поступают сигналы с выхода сумматора 7, так как коммутатор 2 переключается сигналом записи/считывания. На второй вход сумматора 7 поступают сигналы с выхода регистра 3 (число щ в двоичном коде), на первый вход сумматорапоступают сигналы (число г в двоичном коде) с выхода регистра 13 блока 8 управления. На выходе сумматора 7 формируется при этом в двоичном коде число ш-г, которое и запоминается в регистре 3. В следующем цикле Г на второй вход сумматора 7 поступает число ш-г, а на первый вход снова г и в регистре 3 запоминается числоа шг и т.д. В следующем цикле Г .запись информации будет произведена по адресу ш+1, первый цикл считывания по адресу щ+1-г, второй цикл считывания по адресу ш+1-2 г и т.д, (фиг, 2 г), Считанная из оперативного запоминающего блока 4 информации (фиг, 2 ж) поступает на вход одноразрядного блока 5 сравнения, на второй вход которого в такт со считанной информацией, т,е. в такт с каждым тактовым импульсом Гс поступает эталон синхрокомбинации (фиг,2 з) с выхода регистра 12 блока 8 управления. При совпадении бита, считанного из оперативного запоминающего блока 4 и бита синхрокомбинации, поступающего с выхода регистра 12, на выходе блока 5 сравнения Формируется импульс (фиг, 2 и), поступающий на вход счетчика 15 решающего блока б, Счетчик 15 считает импульсы, поступающие на его вход за цикл Гт, после чего сбрасывается в "0" импульсами Г.Сигналы с выхода счетчика 15 поступают на вход элемента 16 сравнения, на другой вход которого поступает в двоичном коде число 1 с выхода регистра 14 блока 8 управления. Если счетчик 15 сосчитывает за цикл Гт 0 импульсов, то на выходе элемента 16 сравнения формируется импульс (фиг.2 к) поступающий на подстройку приемной части аппаратуры. Таким образом, в предлагаемом устройстве обеспечивается работа при различной структуре синхроцикла принимаемого сигнала.