Множительно-делительное устройство

ОПИСАНИЕ ИЗОБРЕТЕНИЯ Союз СоветскихСоциалистическихРеспублик К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(51 М, Кл,з С 06 С 7/161 Государственный комитет СССР по делам изобретений и открытийДата опубликования описания 07.06.82(71) заявите 54) МНОЖИТЕЛЬНО - ДЕЛИТЕЛЬНОЕ УСТРОИСТВ Изобр ельной спользо о-цифро твах. сИзвесв которомрационалв сумматго преобтельносткая суммпервогомой в двНедосяетсяовия явл усл где 2 5. мацио инфор входом устройсткоторого подклюду преобраэовалительность имявляется третьим а, сумматор, вхо ен ко второму вы еля напряжения в Наибо ляетсяйство,Е.Волынский, С.А.Рач етение относится к вычислтехнике и предназначенования в аналоговых и аналвых вычислительных устро но множительное устройство,требуемое значение дробноной Функции формируетсяре с помощью интегрирующеаэователя напряжения в длиимпульса как алгебраичесприближенного результатаакта и поправки, формируех последующих тактах 1),атком цанного устройстванеобходимость выполнения/Е К/2,третья переменнаякоэффициент преобразования интегрирующегопреобразователя напряжения в длительность импульса, налагающий ограничение на рабочий диапазон устройства относительно третьей переменной.ее близким к предлагаемомумножительно-делительное устсодержащее распределитель тактовых импульсов, преобразователь первой переменной во временной интервал, вход которого является первым входом устройства, последовательно соединенные первый ключ, интегратор, блок запоминания, второй ключ, преобразователь напряжения в длительность импульса, первый выход которого подключен к управляющему входу третьего ключа, информационный вход которого является вторым входом устройства и через последовательно соединенные четвертый ключ и дополнительный масштабный преобразователь подключен к второму информационному входу преобразователя напряжения в длительность импульса, а выход третьего ключа подключен ко входу интегратора, последовательно соединенные пятый ключ и масштабный преобразователь, вход которого подключен к выходу блока запоминания, выход пятого ключа подключен ко входу интегратора, шестой ключ, инфорнный вход которого подключен кмационному входу первого ключапул ьса, а ВЫХОД яВляется ВыхОдОмустройства, управляющие входы первого и шестого ключа подключены ксоответствующим Выходам преобразователя первой переменной во временной интервал, выходы распределителя 5тактовых импульсов подключены соотВетственно к управляющим входам преобразователя первой переменной вовременной интервал, пятого ключа,второго ключа, преобразователя напряжения в длительность импульса,сумматора и четвертого ключа 23.В этом устройстве расширение диапазона возможных изменений третьейпеременной обеспечивается эа счет 15 (такта автопадстройки коэффициентапреобразования интегрирующего преобразователя напряжения в длительность импульса однако введение до полнительнога такта приводит к увели 20чению длительности рабочего циклаустройства, т.е. к уменьшению егобыстродействия, а также связано сзатратами на оборудование, множитель.но-делительного устройства дополнительным каналом.автоподстройки.Цель изобретения - увеличение быстродействия устройства,Поставленная цель достигаетсятем, что в множительно-делительноеустройство, содержащее преобразователь первой переменной во временнойинтервал, последовательно соединенныепервый ключ, интегратор и блок запоминания, второй и третий ключи, сумматор и распределитель тактовых импульсов, вход преобразователя первойпеременной во .временной интервал является первым входом устройства, информационный вход первого ключа является вторым входом устройства, а 40управляющий вход подключен к выходупреобразователя первой переменной вовременной интервал, информационныйвход второго ключа является третьимвходом устройства, а выход второго 45ключа подключен к входу интегратораи к выходу третьего ключа, выход блока запоминания подключен к информационному входу третьего ключа, выход сумматора является выходом устройства,первый, второй, третий и четвертый выходы распределителя тактовых импульсов .подключены соответст:венна к управляющим входам преобра- .зователя первой переменной во времен ной интервал, третьего ключа, блоказапоминания и сумматора, введены пос -ледовательно включенные нуль-орган иформирователь временных интервалов,преобразователь выходной переменнойво временной интервал и мультиплексорвход нуль-органа подключен к выходу интегратора, а выход подключенк информационному входу формирователя временных интервалов, выход котарога подключен к информационному 65 входу сумматора и к первому информационному входу мультиплексора, информационный вход преобразователя выходной переменной во временной интервал подключен к выходу сумматора,а выход - ко второму информационному входу мультиплексора, выход которого подключен к управляющему входувторого ключа, управляющие входы мультиплексора, формирователя временныхинтервалов и преобразователя выходной переменной во временной интервалподключены соответственно к пятому,шестому и седьмому выходам распределителя тактовых импульсов.На фиг. 1 представлена функциональная схема множительно-делительного устройства; на фиг. 2 - временные диаграммы, поясняющие рабатуустройства.Множительно-делительное устройство содержит преобразователь 1 первой переменной во временной интервал, интегратор 2, блок 3 запоминания, распределитель 4 тактовых импульсов, нуль-орган 5, формирователь б временных интервалов, сумматор 7, преобразователь 8 выходнойпеременной Во временной интервал,мультиплексор 9, первый, второй итретий ключи 10, 11 и 12 соответственно,На,фиг. 2 обозначено: а - изменение"выходного сигнала интегратора 2; О - выходных напряженийинтегратора 2 и блока 3 запоминания; С - выходные сигналы формирователя .6 временных интервалов ипреобразователя 8 выходной переменной во временной интервал соответственно,Устройство работает следующимобразом.В начале вычислительного цикла,состоящего иэ трех тактов, распределитель 4 выдает команду преобразователю 1 первой переменной во временной интервал на считывание, запоминание и преобразование во временной интервал Сх текущего значения первой перемейной, представленной, например, параметром частотновременной группы или кодом. Далеепреобразователь 1 эаыыкает ключ 10на время х, в течение котороговторая переменная Е подается навход интегратора, 2 (на диаграммепоз. 13), а на вйходе интегратора2 формируется линейно-изменяющеесянапряжение (на диаграмме поз. 14);к концу укаэанного интервала напряжение на выходе интегратора 2 достигает уровня где Й- постоянная времени интегрирования.По окончании данной части тактараспределитель 4 с помощью мультиплексора 9, роль которого заключа-ется в подключениях входа управле"ния ключа 12 к выходу блока б или8, подключает выход формирователя 5б к входу управления ключа 11 и далее выдает импульс запуска данномуформирователю б. При поступленииданного сигнала формирователь б(в простейшем случае - триггерная 10ячейка) начинает вырабатывать интервал замыкания ключа 11 (на диаграмме поэ. 15), в течениекотороготретья переменная Е, чья полярность противоположна полярности 5второй переменной, подается на входинтегратора 2 (на диаграмме поэ. 16)Выходное напряжение интегратораначинает убывать по линейному закону= Б +(на диаграмме 20поз. 17), а н момент г.=То достижения им нулевого уровня срабатываеткомпаратор 5. и своим выходным сигналом, условно показанным.на эпюре . 25импульсов поз. 18, возвращает формиронатель б в исходное состояние,В результате последней операции завершается Формирование интервала замыкания ключа 11, длительность которого заносится также в сумматор 7 вкачестве приближенного результатавычисления дробно-рациональной функ"циив первом такте.Второй такт работы устройства содержит несколько итерационных циклов(на эпюрах три цикла). В начале каждого из. укаэанных циклов преобразователь 1 замыкает ключ 10 на время,и на вход интегратора поступает вторая переменная (изменения входногои выходного сигналов интегратора вэтой части цикла показано на диаграмме поз. 19 и 20 соответственно). По.окончании данной части цикла распределитель 4 подключает с помощью45мультиплексора 9 выход преобразоваля 8 выходной переменной но временной интервал ко входу управленияключа 11 и далее выдает импульс запуска Указанному преобразователю, 50По данному сигналу преобразователь 8вырабатывает временной интервал,длительность которогоТ +дТ:, +дТ, 55Еуо Х Е /где ЬТ - ошибка дискретности формирования результата первого такта (ЬТ ) О),соответственно записанному в сумматор 7 первому приближенному результату вычисления (процесс формированияинтервала показан на диаграмме поз.21), При этом третья переменная поступает на вход интегратора (на диаграмме поэ. 22), выдавая соответствующий отклик на выходе данного бло" ка (поз, 23).В последующей части итерационно. го цикла распределитель 4 выдает импульс записи блоку 3, по которому данный блок запоминает выходное напряжение интегратора 2 (изменение выходного напряжения блока 3 показа. но поз. 24, где для наглядности принято, что коэффициент передачи блока Зш = -1, Фактически же/ш/М 1. В оставшейся части каждого цикла второго такта распределиталем 4 выдается на вход управления ключа 12 импульс, длительность которого Т равна частному от деления номинальной постоянной времени интегратора 2 на величину /и(; в течение данного интервала ключ 11 замкнут, и выходное напряжение блока 3 интегрируется интегратором 2 (изменения нходного и выходного сигналов интегратора условно показаны на эпюрах поз. 25 и 26).Аналогично прототипу можно показать, что к концу второго такта на выходе блока 3 Формируется напряжение поправкиП=- -Е +(Т +дт)Е = -- ,1 ( аТ Т 1 Х о 4= Т В начале третьего такта распределитель 4 заьыкает на время Т(и 1( ключ 12, и выходное напряжение блока 3 подается на вход интегратора 2 (поз 27), вызывая соответствующий отклик н,. его выходе (поз. 28). По окончании данного интервала ныход ное напряжение интегратора 2 достигает уровня 01= . Далее аналоlм (тхгично первому такту распределитель 4 подключает выход Формирователя б через мультиплексор 9 ко входу управления ключа 11 и выдает импульс запуска Формирователю 6. Подобно первому такту на выходе формирователя б вырабатывается интегратор управления, в течение которого замы- . кается ключ 11 и третья переменная, чья полярность должна быть противоположна полярности величины поправ" ки, подается на вход интегратора 2 и интегрируется в данном блоке, вызывая убывание его выходного напряжения по линейному закону Бг(Ж 2(на диаграмме поз. 29) . Нулевое значение величины Б в момент 1=Т регистрируется, как и н первом такте, компаратором 5, выходным сигналом которого (на диаграмме поз. 30) формирователь б возвращается в исходное состояние;этим обес печивается окончание выработанного им интервала замыкания ключа 11 (на диаграмме поз31), значение длительности которого с ошибкой дис"ка ектор р Л Редак Зака д. 4/5 илиал 1111Патент , г. Ужгород, ул. Проектн 3938/46 Тираж 7310111 И 1 И Государственнопо делам изобретени 113035, Москва, Ж, Р Подписикомитета СССРи открытийшская наб.,