Процессор с динамическим микро-программным управлением

ОПИСАНИЕ ИЗОБРЕТЕНИЯ Союз Советских Социалистических Республик(51)М. Клз с присоединением заявки Мо(23) Приоритет -С Об Р 15/20 6 Об Р 9/22 Государственный комитет. СССР ло делам изобретений и открытийДата опубликования описания 230781 ОЦЕССОР С ДИНАМИЧЕСКИМ МИКРОПРОГРАММНЫМ УПРАВЛЕНИЕМ ограм- ера 10 ИЛИ деш У сое Изобретение относится к цифровойвычислительной технике и может быть использовано при проектировании процессоров быстродействующих эмулируемых вычислительных систем с микропрограммным управлением,Известен процессор с микропр мным управлением, содержащий оп ционный блок, блок данных, реги команд и регистр адреса 1. Недостаток процессора - недостаточная гибкость и универсальность, обусловленная статическим микропрог- раммированием. 15Известен также процессор с ди- намическиммикропрограммным управлением, содержащий регистр команд, операционный блок и блок управления 2 . 20Недостаток этого процессора заключается в низком быстродействии.Наиболее близким к предлагаемому по технической сущности является процессор, содержащий регистры команд и адреса, операционный блок, узел ветвления, генератор импульсов и узел пуска-остановаИНедостатком известного процессо" ра является низкое быстродействие. 30 Цель изобретения - повышение быстродействия процессора.Поставленная. цель достигается тем, что в процессор, содержащий регистр команд, регистр. адреса, операционный блок, блок ветвления, генератор импульсов, элемент И, командный вход процессора соединен с информационным входом регистра команд, первый разрядный выход кото рого соединен с первым информационным входом регистра адреса, выход которого является выходом адреса процессора, вход операндов процессо ра соединен с первым информационным входом операционного блока, первый информационный выход которого соеди нен с первым входом блока ветвления выход генератора импульсов соединен с первым входом элемента И, второй вход которого является первым управляющим входом процессбра, вход адреса процессора соединен с вторым информационным входом регистра адреса, второй информационный выход операционного блока является выходом операндов процессора, ввеены блоки элементов И, элемент Иэлемент задержки, сумматорыифраторы, выход элемента Идинен с первым управляющим входомпервого сумматора, второй управляющий вход которого соединен с выходом элемента задержки и первым управляющим входом второго сумматора,выход первого сумматора соединен свторым входом блока ветвления ивходом первого дешифратора, группавыходов которого соединена с первойгруппой входов блоков элементов И,с первого до п-го, и соединена спервой группой входов элемента И-ИЛИвторая группа входов которого соеди,нена с первой группой разрядных вы"ходов регистра команд, вторая группа разрядных выходов которого соединена с второй группой входов блоковэлементов И, с первого до п-го,выходы которых соединены с входоммикрокоманд Операционного блока ивыходом микроопераций процессора,выход элемента И-ИЛИ соединен с вторым управляющим входом второго сумматора, выход которого соединен свходом второго дешифратора, группавыходов которого соединена с первойгруппой входов блока элементов И, с(и)-го до в-го, вторая группа входов которого соединена с третьейгруппой разрядных выходов регистракоманд, выходы блоков элементов И, с(и+1)-го до в-го,соединены с третьимвходом блока ветвления, четвертыйвход которого соединен с вторым разрядным выходом регистра команд,первый выход блока ветвления соединенс первым входом (и+в+1)"го блокаэлементов И, выход которого соединен с третьим информационным входомрегистра адреса, второй вход (и+в++1)-го блока элементов И соединенс входом элемента задержки и выходом и-го блока элементов И,второйвыход блока ветвления соединен стретьим управляющим входом первогосумматора, третий управляющий входвторого сумматора соединен с третьим входом блока ветвления.Кроме того, блок ветвления со"держит элементы И, ИЛИ и шифратор,выходы которого являются выходамиблока, первый вход которого соединен с первым входом шифратора, второй вход которого соединен с вторымвходом блока, третий вход которогосоединен с входами элементов ИЛИ,выходы которых соединены с третьимвходом шифратора, четвертый входблока соединен с вторыми входамиэлементов И.На фиг.1 приведена структурнаясхема процессора) на фиг,2 - структурная схема узла ветвления,Процессор содержит вход 1 командпроцессора 1 регистр 2 команд с полем 3 адреса следующей команды, полем 4 кода признака микропрограммыи полем 5 кода микропрограммы, состоящей из полей 6 -б кодов микрокоманд, полей 7 -7 меток и полей8 -8 кодов логических условий; блаки элементов 9 -,9 И; элемент 10 ИИЛИ; элемент 11 задержки; выход 12процессора; вход 13 операндов процессора; операционный блок 14,вторыесумматор 15 и дешифратор 16; выход17 операндов процессора, блоки элементов 18 -18, И, блок 19 ветвленияс первым 20, вторым 21 и третьим 22выходами; блок элементов 23 И)вход24 адреса процессора) регистр 25,адреса, выход 26 адреса процессора;генератор 27 импульсов; вход 28 управления процессора; элемент 29 И,первые сумматор 30 и дешифратор 31;15 выходы 32, -32 второго дешифратора ипервые входы 33, -33 блоков элементов 18 -18,Й элементов,Блок 19 ветвления (фиг.2) содержит элементы ИЛИ 34 -34 элементыЩ И 35 -35 и шифратор 36.Процессор работает следующим образом.В исходном состоянии все элементыпамяти процессора обнулены. На вход24 из оперативной памяти поступаетначальный адрес, который затем изрегистра 25 адреса передается на выход 26. По этому адресу из оперативной памяти считывается код первой команды микропРограммы, который черезвход 1 записывается в регистр 2 команд. В поле 3 записывается адресочередной команды, который затемпередается в регистр 25, в поле 4код признака микропрограммы, а в поле 5 - собственно микропрограмма,состоящая из кода микрокоманд (поля6 -6), кода меток (поля 7 -7 ) и кода логических условий (поля 8 -8,) .Одновременно на .вход 13 из оператив 40 ной памяти могут поступать исходныеоперанды, над которыми производятсявычисления в операционном блоке 14.После поступления на вход 28 разрешающего сигнала первый тактовый45 импульс от генератора 27 проходит всумматор 30. В результате возбуждается первый выход 32 дешифратора 31и открывает первый блок элементов И,Микрокоманда, записанная в поле 6,поступает в операционный блок 14,определяя порядок его работы.Одновременно сигнал с шины 32поступает на вход соответствующейгруппы входом элемента 10 И-ИЛИ,раразрешая прохождение информации с поля 71 в сумматор 15. Если после первой микрокоманды должны быть проверены логические условия, в поле 71 записывается единица, которая проходитв сумматор 15,60 Дешифратор 16 открывает блок элементов 18 И, и код логических условий, хранимый в поле 8 регистра 2,по шине 33 постуцает в блок 19, который осуществляет проверку значений65 требуемых логических условий, которыеподаются из операционного блока, иформирует на выходах 21 и 22 коды,определяющие соответственно микрокоманду, к которой должен быть осуществлен переход,и очередные проверяемыелогические условия. Причем код, записываемый в сумматор 30,дополняет егосодержимое до величины К(К-номерполя бк, в котором хранится код очередной микрокоманды), а код, записываемый в сумматор 15, дополняет егосодержимое до величины -1 (1 - номер поля 9, в котором хранится кодочередных проверяемых логическихусловий),Очередным тактовым импульсом содержимое сумматора 30 увеличиваеТся 15на единицу и возбуждается выход 32дешифратора 31, Сигнал на шине 32открывает блок элементов 9 к И, и микрокоманда из поля бк поступает в операционный блок 14 и на выход 12. Одновременно метка из поля 7 к черезэлемент 10 И-ИЛИ поступает в сумматор15. Если метка равна нулю, его содер,жимое не изменяется, выход дешифратора 16 не возбуждайтся и проверка логических условий не проводится. Следующий тактовый импульс прибавляетединицу.в сумматор 30, и появляетсясигнал на выходе 32 к+л дешифратора31, которым открывается блок элементов 9+л И и разрешается прохождеЗОние информации из полей 6 и 7к+л к+л фВ дальнейшем работа процессора осуществляется аналогично.После. считывания из регистра 2последней микрокоманды сигналом с35выхода соответствующего элементаблока элементов. 9 И открываетсяблок элементов 23 И и код модификации адреса следующей команды с выхода 20 блока 19 поступает в регистр 40адреса. Затем этот сигнал, проходячерез элемент 11 задержки, устанавливает сумматоры 15 и 30 в исходноесостояние.С выхода 17 операционного блока в 45оперативную память поступает результат выполнения операции, а из регистра 25 на выход 26 - адрес очереднойкоманды. По этому адресу из оперативной памяти на вход 1 поступает код 50очередной команды, и процессор переходит к ее выполнению,Микрокоманды, поступающие на выход 12, используются для управлениядругими устройствами и оперативнойпамятью (например, для управлениясчитыванием информации)Выполнениемикропрограмм,. код которых превосходит разрядность слов, хранимых воперативнойпамяти, может быть осуществлено путем последовательного 60считывания их частей.Блок ветвления работает следующимобразом,На вход блока поступают коды проверяемых логических условий, которые 65 проходят через элементы 34, -34 ИЛИ на входы элементов 35, -35 Р И. На другие входы этих элементов поступают значения логических условий. В зависимости от значений проверенных логических условий и содержимого сумматора 30 шифратор 36 формирует коды на выходах 21 и 22. Настройка шифратора 36 осуществляется кодом признака микропрограммы, который приходит с поля 4 регистра 2, В конце выполнения микропрограммы после про" верки последних логических условий на выходе 20 шифратора 36 появляется код модификации, который поступает в регистр 25 адреса. Если после заключительной микрокоманды логические условия не проверяются, на выходе 20 деформируется нулевой код и модификация адреса следующей команды не производится.Предлагаемый процессор имеет более высокое быстродействие по сравнению с известным за счет сокращения числа обращений к оперативной памяти.Формула изобретения1. Процессор с динамическим микропрограммным управлением, содержащий регистр команд, регистр адреса, операционный блок, блок ветвления, ге; нератор импульсов, элемент И, командный вход процессора соединен с информационным входом регистра команд, первый разрядный выход которого соединен с первым информационным входом регистра адреса, выход которого является выходом адреса процессора, вход. операндов процессора соединен с первым информационным входом операционного блока, первый информационный выход которого соединен с первым входом блока ветвления, выход генератора импульсов соединен с первым входом элемента И, второй вход которого является первым управляющим входом процессора, вход адреса процессора соединен с вторым информационным входом регистра адреса, второй информационный выход операционного блока является выходом опе" рандов процессора, о т л и ч а ющ и й с я тем, что, с целью повышения быстродействия, в него введены блоки элементов И, элемент И-ИЛИ, элемент задержки, сумматоры, дешифраторы, выход элемента И соединен с первым управляющим входом первого сумматора, второй управляющий вход которого соединенс выходом элемента задержки и первым управляющим входом второго сумматора, выход первого сумматора соединен с вторым входом блока ветвления и входом первого дешифратора, группа выходов которого соединена с первой группой входов блоков элементов И, с первого доп-го, и соединена с первой группой входов элемента И-ИЛИ, вторая группа входов которого соединена с первой группой разрядных выходов регистра команд, вторая группа разрядных выходов которого соединена с второй группой входов блоков элементов И,с первого до п-го,выходы которых соединены с входом микрокоманд операционного блока и выходом микроопераций процес сора, выход элемента И-ИЛИ соединен с вторым управляющим входом второго сумматора, выход которого соединен с входом второго дешифратора, группа выходов которого соединена с первой группой входов блошка элементов И, с (и+1)-го до ш-го, вторая группа входов которого соединена с-третьей группой разрядных выходов регистра . команд, выходы блоков элементов И, с (и+1)-го до ш-го, соединены с третьим входом блока ветвления, четвертый вход которого соединен с вторым разрядным выходом регистра команд, первый выход блока ветвления соединен с первым входом (и+ш+1)-го блока элементов И, выход которого соединен с третьим информационным входом регистра адреса, второй вход (и+ш+1)-гб блока элементов И соединен с входом элемента задержки и выходом и-го блока элементов И, второй выход блока ветвления соединен с третьим управляющим входом первого сумматора,третий управляющий вход второго сум.матора соединен с третьим входом блока ветвления.2. Процессор до п.1, о т л и ч ею щ и й с я тем, что блок ветвлениясодержит. элементы ИЛИ, элементы И ишифратор, выходы которого являютсявыходами блока ветвления, первый входкоторого соединен с первым входомшифратора, второй вход которого соединен с вторым входом блока ветвления, третий вход которого соединенс входами элементов ИЛИ, выходы кото,рых соединены с первыми входами эле-.ментов .И, выходы которых. соединеныс третьим входом шифратора, четвер тый вход блока ветвления соединен свторыми входами элементов И. Источники информации,принятые во внимание при экспертизе20 1. Авторское свидетельство СССР849223 Фиа ставитель В.хред М.Голин ковКорректор В.БУ ацала актор Заказ 6 енного комит тений и откр -35, Раушска ППП фПатент г.Ужгород, ул,Проектная,5/64 Тираж 7 ВНИИПИ Государстпо делам изобр 113035, Москва,ПодписноеСССРйаб., д.4/5