Процессор с реконфигурацией

ц у гй;, з, 4 йдФея т,Щ КФ Сфюэ Советских Социалистических Реслублнк(22) Заявлено 06. 04. 79 (21) 2749347/18 - 24 (51) М. КЛ. с присоединением заявки Нов(23) Приоритет -0 06 Г 15/00 Государственный омнтет СССР по делам изобретений и открытий(088. 8) Дата опубликования описания 230181(54) ПРОЦЕССОР С РЕКОНФИГУРАцИЕЯ Изобретение относится к вычислительной технике и может быть использовано в ЭВИ с высокими требованиями к сохранению их работоспособности.Известны процессоры с реконфигурацией,в которых отказ блока отработки не ведет к потере работоспособности. Они содержат резервный блок обработки данных и несколько рабочих блоков обработки данных. При возникновении нарушений в каком-либо блоке обработки состояние нормального Функционирования системы сохраняется благодаря переключению неисправного блока на резервный 1 и 21.Недостаток устройств - введение резервного вычислительного оборудования и сложная система коммутации этого резервного оборудования.Наиболее близким к предлагаемому является процессор с реконФигурацией, содержащий первую и вторую локальные памяти с регистром адреса операнда и с первым и вторым селекторами, первый и второй блоки обработки с первым и вторым регистрами операнда, с третьим и четвертым селекторами и с первым и вторым блоками контроля, память микрокоманд с регистром адреса микрокоманды, блок повторного запуска, два элемента И, элемент ИЛИ,причем выход регистра адреса операнда соединен с адресными входами первой и второй локальных памятей, кинформационным входам которых подключены выходы первого и второго селекторов, соответственно, а к выходам - информационные входы третьегои четвертого селектора, выходы которых через первый и второй регистрыоперанда подключены ко входам первого и второго блоков обр 1 ботки, соответственно, выходы которыМ соединс - 15 ны со входами первого и второго блоков контроля, соответственно, совходами первого и второго селекторов,первый вход. регистра адреса микрокоманды соединен с выходом блока по вторного запуска, второй и третийвходы - с управляющим входом устройства и с выходом памяти микрокоманд,выходы которой подключены к управляющим выходам устройства, выходы г,ер вого и второго блоков контроля соединены с управляющими входами первого и второго селектора, со зходамипервого элемента ИЛИ, со входами блока повторного запуска, выход записи 30 памяти микрокоманд соедин:н с первы 798,85 3ми входами первого и второго элементов И, выход которых соединен с управляющими входами первой и втоРой локальных памятей, соответственно 31,Недостаток процессора - обязательность в двойном наборе рабочих микропрограмм, один из которых рассчитан.иа обработку данных до реконфигурации на полноразрядном блоке обработки, а другой - на обработку данныхблоком обработки с вдвое меньшей раз-; 1 Орядностью. Это приводит практическик удвоению оборудования. памяти микрокоманд.Цель изобретения - сокращениеобъема памяти микрокоманд.поставленная цель достигается 15тем, что в известный процессор, содержащий первую и втОрую локальные,памяти, регистр адреса операнда,первый, второй, третий и четвертыйселекторы, первый и второй регистры Щоперанда, первый и второй операционные блоки, первый и второй блоки контроля, регистр адреса микрокоманды,память микрокоманд, блок повторногозапуска, первый и второй элементы И,первый элемент ИЛИ, причем выход регистра адреса операнда соединен садресным входом первой и адреснымвходом второй локальных памятей,выход первой локальной памяти соединен с первыми информационными входами третьего и четвертого селекторов,вторые информационные входы которыхсоединены с выходом второй локальнойпамяти, информационный вход которойсоединен с выходом второго селектора, З 5выход первого селектора соединен синформационным входом первой локальной памяти, управляющие входы первойи второй локальных памятей соединены, соответственно, с выходами первого и второго элементов И, первыевходы которых соединены с первымвыходом памяти микрокоманд, второйвыход которой соединен с первым входом регистра адреса микрокоманды, 45выход которого соединен с входом памяти микрокоманд, третий и четвертый выходы которой являются, соответственно, первым и вторыми управляющими выходами устройства, второй входрегистра адреса микрокоманды соединен с выходом блока повторного запуска, третий вход регистра адресамикрокоманды .является управляющимвходом устройства, выход третьего,четвертого селекторов соединены, 55соответственно,с информационным входом первого и информационным входомвторого регистров операнда, выходпервого и выход второго регистра операнда соединены, соответственно, свходами первого и второго операционных блоков, выход первого операционного блока соединен с первыми информационными входами первого и второго селекторов и входом первого блока контролй,выход которого соединен с первыми управляющими входамипервого и второго селекторов, первымвходом блока повторного запуска ипервым входом первого элемента ИЛИ,выход второго операционного блокасоединен со вторыми информационнымивходами первого и второго селекторови с входом второго блока контроля,выход которого соединен со вторымиуправляющими входами первого и второго селекторов, со вторым входом блока повторного запуска и вторым входом первого элемента ИЛИ,введены блокформирования синхроимпульсов, триггер управления, триггер полутакта,второй и третий элементы ИЛИ, элемент НЕ и третий, четвертый, пятыйи шестой элементы И, причем первыйвход блока формирования синхроимпульсов является синхровходом устройства, второй и третий входы блокаформирования синхроимпульсов соединены, соответственно, с выходами пятого и шестого элементов И, первыйвыход блока формирования синхроимпульсов соединен с входом регистраадреса одеранда, четвертым входомрегистра адреса микрокоманды, единичным входом триггера полутакта и первым входом третьего элемента И, второй выход блока. формирования синхроимпульсов соединен с управляющимвходом первого и управляющим входомвторого регистра операнда исчетным входом триггера полутакта,третий выход блока формирования синхроимпульсов соединен со вторыми входами первого и второго элементов Ии с первыми входами четвертого, пятого и шестого элементов И, выходпервого элемента ИЛИ соединен со вторым входом третьего элемента И ивходом элемента НЕ, выход которогосоединен с первыми входами второгои третьего элементов ИЛИ, вторые входы которых соединены соответственнос единичным и нулевым выходом триггера полутакта, выход второго элемента ИЛИ соединен с управляющим входом третьего селектора, с третьимвходом первого элемента И совторымвходом четвертого элемента Я, выходтретьего элемента ИЛИ соединен суправляющим входом четвертого селектора и с третьим входом второго элемента И, выход третьего и выход четвертого элемента И соединены, соответственно, с единичным и нулевымвходами триггера управления, единичный и нулевой выходы которого соединены, соответственно, со вторым входом шестого и вторым входом пятогоэлемента И.На чертеже изображена блок-схемапроцессора с реконфигурацией,Устройство содержит регистр 1адреса операнда, первую 2 и вторую3 локальные памяти, первый 4, второй5, третий 6 и четвертый 7 селекторы,первый 8 и второй 9 регистры операнда, первый 10 .и второй 11 операционные блоки, первый 12 и второй 13блоки контроля, первый элемент ИЛИ14, блок 15 повторного запуска, регистр 16 адреса микрокоманды, к кото. рому подключен управляющий вход 17 устройства, процессор включает память 18 микрокоманд, выходы которой подключены к управляющим выходам 19 устройства. Кроме того, процессор со" держит первый 20 и второй 21 элементы И, блок 22 формирования синхроимпульсов, триггер 23 полутакта, третий 24, четвертый 25, пятый 26 и шестой 27 элементы И, элемент НЕ"28, вто- рой 29 и третий 30 элементы ИЛИ, триггер 31 управления, синхровход 32 устройства.Процессор с реконфигурацией работает следующим образом, 20По каждому синхроимпульсу на синхровходе 32 блок 22 формирования синхроимпульсов формирует один из трех синхроимпульсов.(Блок 22 Форми" рования синхроимпульсов может быть 5 реализован с использованием, например, трехраэрядного сдвигового регистра). Каждый иэ трех выходов блока 22 Формирования синхроимпульсов соответствует одному иэ вырабатываемых им синхроимпульсов, Третий выход блока 22 формирования синхроимпульсов через пятый 26 и шестой 27 элементы И, управляемые, соответственно,нулевым и единичным выходами триггера 31 управления, циклически заведен,соответственно, на второй и третий входы блока 22 формирования синхроимпульсов. Если триггер 31 управлениясбрасывается, то вслед за третьимсинхроимпульсом вырабатывается первый. При наличии ошибки устанавливается триггер 31 управления и вслед 40 эа третьим Синхроимпульсом формируется второй, т.е. блок 22 Формирования синхроимпульсов в течение одного машинного такта может формировать одну из двух последовательностей синхроимпульсов, состоящую из трех синхроимпульсов - первого, второго.и третьего, и из пяти - первого, второго,третьего, второго, третьего.При отсутствии ошибок триггер 31 управления сбрасывается и вырабатывается последовательность из трех синхроимпульсов. По первому синхроИмпульсу такта производится занесе- Ы ние информации в регистр 1 адреса операнда и в регистр 16 адреса микрокоманды. Адрес микрокомандц подается на вход памяти 18 микро- команд и производится считыва- ф 0 ние очередной микрокоманды.Адрес операнда из регистра 1 адреса операн.да поступает на адресные входы первой 2 и второй 3 локальных памятей, откуда считывается старшая и младшая д половины операнда, которые через,.третийи четвертый 7 селекторы по второму синхроимпульсу поступают в первый 8 и второй 9 регистры операнда и подаются иа обработку в первый 10 и второй 11 операционные блоки.старшая и младшая половины результа та обработки через первый 4 и второй 5 селекторы подаются на входы первой 2 и второй 3 локальных памятей, куда они заносятся по третьему синхроимпульсу. Работу первого 10 и второго 11 операционных блоков контролируют первый 12 и второй 13 блоки контроля.1 При наличии ошибки в одном иэ операционных блоков 10 и 11 сигнал с выхода первого 12 или второго 13 блока контроля запускает блок 15 повторно" го запуска, который обеспечивает повторное выполнение последней микро- команды. Сигнал ошибки через первый" элемент ИЛИ 14 и третий элемент И 24 по третьему синхроимпульсу устанав" ливает триггер 31 управления, что обеспечивает формирование в следующем машинном такте последовательности иэ пяти синхроимпульсов. Инвертированный элементом НЕ 28 сигнал ошибки подается на входы второго 29 и третьего 30 элементов ИЛИ. Сигнал ошибки управляет также работой первого и второго 5 селекторов, бло,кируя передачу через них информации с выхода неисправного блока обработки и разрешая - с выхода исправного.Триггер 23 полутакта устанавливается по первому синхроимпульсу в единицу, а по второму - в нуль. Выходы триггера 2 З полутакта через второй 29 и третий 30 элементы ИЛИ управляют третьим 6 и четвертым 7 селекторами и записью результата в первую 2 и вторую 3 локальные памяти.При сброшенном триггере 23 полутакта на вход исправного блока обработки подается младшая половина операнда и второй 3 локальной памяти, туда же записывается полученная половина результата. Сформированный после третьего второй синхроимпульс устанавливает в единицу триггер 23 полу- такта, что обеспечивает подачу на входы исправного блока обработки старшей половины операнда из первоЧ 2 локальной памяти и запись туда полученной половины результата.Использование предлагаемого решения позволяет практически в 1,7 1,8 раза сократить объем памяти микрокоманд.Формула изобретенияПроцессор с реконфигурацией, содержащий первую и вторую локальные памяти, регистр адреса операнда, яер" вый, второй, третий и четвертый се" лекторы, первый и второй регистры операнда, первый и второй операцион 798853ные блоки, первый и второй блокиконтроля, регистр адреса микрокоманды, память микрокоманд, блок повторного запуска, первый и второй элементыИ, первый элемент ИЛИ, причем выход регистра адреса операнда соединен с адресным ,входом первой и адресным входом второй локальных памятей, выход первойлокальной памяти соединен с первымиинФормационными входами третьего ичетвертого селекторов, вторые инФормационные входы которых соединены свыходом второй локальной памяти, инФормационный вход которой соединенс выходом второго селектора, выходпервого селектора соединен с информационным входом первой локальной памяти, управляющие входы первой ивторой локальныхпамятей соединены,соответственно, с выходами первого ивторого элементов И, первые входы которых соединены с первым выходом памяти микрокоманд, второй выход которой соединен с первым входом регистра адреса микрокоманды, выход которого соединен с входом памяти микрокоманд, третий и четвертый выходы р 5которой являются, соответственно,первым и вторыми управляющими ныходами устройства, второй нход регистра адреса микрокоманды соединен свыходом блока повторного запуска,третий вход регистра адреса микрокоманды является управляющим входомустройства., выход третьего и четвертого селекторов соединены,соответственно, с инФормационным нходом первого и инФормационным входом второго регистров операнда, выход перного и выход второго регистра операндасоединены, соответственно, с входамипервого и второго операционных блоков, выход первого операционного блока соединен с первыми инФормационнымивходами первого и второго селекторови входом первого блока контроля,выход которого с 9 единен с первымиуправляющими входами первого и второ го селекторов, первым, входом блокаповторного запуска и первым входомпервого элемента ИЛИ, выход второгооперационного блока соединен со вторыми инФормационными входами первогои второго селекторов и с входом второго блока контроля, выход которогосоединен со вторыми управляющимивходами первого и второго селекто.рон, со вторым входом блока повторного запуска и вторым входом первогоэлемента ИЛИ, о т л и ч а ю щ и йс я тем, что, с целью сокращенияобъема оборудования, н него ннедены блок Формирования синхроимпульсон, триггер управления, триггер полутакта, второй и третий элементы ИЛИ, элемент НЕ и третий, четвертыи, пя- тый и шестой элементы И, причем первый вход блока Формирования синхроимпульсов является синхровходом устройства, второй и третий входы блока Формирования синхроимпульсов соединены, соответственно, с выходами пятого и шестого элементов И, первый выход блбка Формирования синхроимпульсов соединен с входом регистра адреса операнда, четвертым входом регистра адреса микрокоманды, единичным входом триггера полутакта и перным входом третьего элемента И, второй выход блока Формирования синхроимпульсов соединен с управляющим входом первого и управляющим входом второго регистров операнда и счетным входом триггера полутакта, третий выход блока Формирования синхроимпульсов соединен со вторыми входами первого и второго элементов И и с первыми входами четвертого, пятого и шестого элементов И, выход первого элемента ИЛИ соединен со вторым входом третьего элемента И и входом элемента НЕ, выход которого соединен с первыми входами второго и третьего элементов ИЛИ, вторые входы которых соединены, соответственно, с единичным и нулевым выходом триггера полу- такта, выход второго элемента ИЛИ соединен с управляющим входом третьего селектора, с третьим входом первого элемента И,со вторым входом четвертого элемента И, выход третьего элемента ИЛИ соединен с управляющим входом четнертого селектора и с третьим входом второго элемента И,выход третьего и выход четвертого элементов И соединены, соответственно, с единичным и нулевым входами триггера управления, единичный и нулевой выходы которого соединены, соответственно, со вторым входом шестого и вторым входом пятого элемента И.Источники инФормации,принятые во внимание при экспертизе 1. Патент ФРГ 9 2048473,кл.б 06 Г 11/04, опублик.1975. 1 2. Патент Великобритании Р 1466488, кл.б 4 А, кл.б 06 Г 11/00,опублик. 1977,3. Патент Великобритании9 1264195, кл,б 4 А, кл.б 06 Г 7/33, 11/10, опублик. 1972 (прототип).н к П "Патент", г.ужгород, ул.Проектная,4 Филиал 0057(68 ВНИИПИ Госуд по делам 13035, Москваираж 75 б Подпственного комитета СССРэобретений и открытий