Устройство определения конца блока циклического

О П И С А Н И Е 407428ИЗОБРЕТЕНИЯ Союз Советских Социапистицеских Республикоединением за сударстеенный комите овета Министров СССР по де.дам изобретениии открытий итет. Слепаков и Б, М. Смоляницкий Заявитель ЧЕСКОГО ПРЕДЕЛЕНИЯ КОНЦКОДА ОКА Ц ТРОЙ СТ 2 электрори кон- азироваД), ис- циклимного регистра подк дов соответствующих сдвигающего регистр другим входам кото ы соответствующих вигающего регистра, ющая в декодирующ дная комбинация мо и из двух выражений лючен сумма асоб рых по ячеек к одно- оров по атными дключе- памяти мяти прие му из вхо модулю 2 связями, к цы выход того же сдПоступап - разря сана одни е ус ет б оист ь оп Хп - 2 + + а Хп - 1-1ап - 2 Х + ап - 1 г" (хЕсли 7 ток Л(х) гочлец д( Если Р п.разряд из прелы слева и д разряда. цо получ Для ко(х) ФаядущобавПри ть и мби 1щецие Зависимое от авт. свидетельстваЗаявлено 29.Х.1971 ( 1709618,26-9) Опубликовано 21,Х 1,1973, Бюллстснь4 Дата опубликования описания 28,111,1974 Авторыизобретения О. ф, Дмитриев, Ю, И. Лос Изобретение относится к областисвязи и может быть использовано пструировании устройств циклового фция в системах передачи данных (СПпользующих полные или укороченные 5 ческие коды.Известны устройства определения конца блока циклического кода, реализующие параллельный способ синхронизации с помощью специальных служебных комбинаций и после довательный и параллельный способы синхронизации по информационным комбинациям.Недостатком устройств, реализующих параллельный способ, является необходимость введения специальной служебной комбинации 15 и, соответственно, наличие датчика ее в передатчике и дешифратора в приемнике. Недостатком устройств, реализующих последовательный и параллельный способы, является то, что проверка окончания блока кода вы полняется только после приема очередной комбинации, т. е. один раз за время поступления кодовой комбинации, что значительно увеличивает время поиска конца блока кода по сравнению с параллельным способом, при 25 котором проверка конца блока выполняется с каждым принимаемым разрядом.С целью уменьшения времени определения конца блока циклического кода в предлагаемом устройстве выход последней ячейки па- З 0- кодовая комбинация, то деления ее ца образующи авен нулю.0, то проверяется следующая омбицация Р(х), образованная ей стиранием первого разряда лецием справа вновь принятого этом новый остаток Р(х) можз предыдущего остатка.ации, описываемой выражениемначала комбинации в сторону407428 40 и ячеек памяти по числу проверочных разрядов кода, причем входы ячеек памяти сдвига гощего регистра с обратными связями через 55 а, равнозначно умножению ее на х, поэтомуР(х) равен разности остатка от деленияЙ (х) х + ад (х)где аь -вновьпринятый разрядиостатка от деления.иаохд (х)где аохг - стираемый разряд.Для комбинации, описываемой выражением(11), смещение начала комбинации в сторонуао равнозначно делению ее на х, поэтому1 х(х) равен разности остатка от деления1 (х) и - 1+ апху (х)гдеа,х". в " - вновь принятый разряди остатка от деления аохд (х)где ао - стираемый разряд.Так как для циклического кода всегда х"=1 по гное д(х), тои - 1аох аоха(х): . а(х)При использовании кода, укороченного на г-разрядов, первыми слева разрядами, стираемыми при приеме очередного разряда, будута 1 х" --- для выражения (1)а 1 х - для выражения (11) Поэтому вычитаемые в разности, образующей Я.(х); соответственно получаютсяд (х)у (х)На, фиг 1 и.2 показаны в общем виде схемы устройств дляопределения конца блока двоичного циклического кода; на фиг, 3 и 4 - общий вид схемы. устройства для определения конца блока полного (7; 4) кода (фиг, З,а и 4,а), имеющего образующий многочлеп д(х) =хз+х+1, и кодов, полученных укорочением его на один (фиг. З,б и 4,б) и два (фиг. З,в и 4,в) разряда.Схемы йа фиг. 1 и 3 предназначены для комбинаций, описываемых выражением (1), а схемы на фиг. 2 и 4 - для комбинаций, описываемых выражением (11).Входная шина 1 соединена с приемным регистром 2 и сдвигающим регистром 3 с обратньцги связями (СРОС). Приемный регистр 2 состоит из ячеек 4 памяти, число которых равно длине блока кода. Регистр 3 состоит 5 10 15 20 25 30 35 4из. последовательно. соединенных ячеек 5 па- мяти, по числу проверочных разрядов"кода, и сумматоров" 6 по мбдулю 2. Количество сумматоров 6 зависит от числа обратных связей 7 в регистре 3; определяемого образующим мпогочленом, и числа связей 8 выходной ячейки 4 регистра 2 с ячейками 5 памяти регистра 3, определяемого количеством единиц в остатке от деления стираемого разряда на образующий многочлен. Входы всех ячеек 5 памяти соединены со входами сборки 9, выход которой подклгочеп ко входу инвертора 10.Работа устройства происхоодггт следугощим образом..Очередной разряд поступает. в регистры. 2 и 3. В этом такте в регистре 3 производится сдвиг хранящегося в ячейках 5 памяти остатка от деления комбйнации, находящейся в ячейках 4 памятиприемного . регистра 2 до:. бавлепие в регистр 3 принятого разряда и деление (за счет обратных связей 7) на образу-. ющий многочлепВ этом же такте в прием-. ном регистре 2 производится сдвиг, стирание первого слева разряда и вычитание из регистра 3 (за счет связей 8) остатка от деления стираемого разряда, имеющего- -в двоичном - коде значение О или 1, па образующий многочлен.Таким. образомв регистре 3.:находится остаток от деления нового содержимого приемного регистра 2 па образующий многочлен,На выходе инвертора 10 сигнал появляется только при нулевом содержимом ячеек 5 памяти регистра 3, т. е. когда в приемном регистре 2 находится кодовая комбинация. Предмет изобретения Устройство определения конца блока циклического кода, содержащее приемный регистр, состоящий из последовательно соединенных ячеек памяти по числу разрядов кода, при этом вход приемного регистра подключен ко входу сдвигающего регистра с об. ратными связями, состоящего из последовательно впых сумматоров по модулю 2 схему ИЛИ (сборку) подключены ко входу инвертора, отличагощееся тем, что, с целью уменьшения времени определения конца блока циклического кода, выход последней ячейки памяти приемного регистра подклгочец к одному из входов соответствующих сумматоров по модулю 2 сдвигающего регистра с обратными связями, к другим входам которых подклгочены выходы соответствующих ячеек памяти того же сдвигающего регистра.407428 Составитель 3, Рапопорт Техред Л, Богданова Корректор Л. Орлов едактор А, Мороз Заказ 661/15 И ипография, пр. Сапунова, 2 Изд. М 2006 Государственного комитета по делам изобретений и Москва, Ж, Раушская