Устройство для моделирования динамических процессов

(5 ГОСУДАРСТВЕННОЕ ПАТЕНТНОВЕДОМСТВО СССР(ГОСПАТЕНТ СССР) Е ИЗОБРЕТЕН КО ИДЕТЕЛ ЬСТВУ В,Б,Парамонов иченок, В.И.феслительнои техники,го, ЛВоениздат, 197 видетельство СС 0 06 6 7/52, 27,10 (54) УСТРОЙСТВО ДЛЯ МОДЕЛИ ДИНАМИЧЕСКИХ ПРОЦЕССОВ (57) Изобретение относится к вы ной технике и может быть испол ь проектировании автоматизирова тем управления, при отладке про СР .8 ВАНИ числитель овано принных сис граммного,Ж 1817107 2обеспечения и, в частности, при моделировании времени работы системы с учетом сбоев и восстановления работоспособно-: сти, Целью изобретения является повышение точности результата моделирования, Поставленная цель достигается тем, что устройство для моделирования динамических процессов содержит первый и второй датчики случайных чисел 1 и 2, узел сравнения 10, сумматор 8, накапливающий сумматор 9, блок элементов 2 И - ИЛИ 11, группу элемен тов ИЛИ 14, с первого по шестой элементы задержки 5, 6, 7, 18, 19, 22, первый и второй блоки датчиков случайных чисел 3, 13, дешифратор 12, элемент ИЛИ 4, распределитель импульсов 20, блок выбора максимума 21, умножитель 17, первый и второй регистры 15 и 16. 1 3.и. ф-лы, 2 ил.30 новления за счет учета сложности исполняемого процесса. 35Схема устройства приведена на фиг, 1. 40 50 55 Устройство относится к области вычислительной техники и может быть использовано при проектировании автоматизированных систем управления, при отладке программного обеспечения и, в частности, при моделирований времени работы систем с учетом сбоев и восстановления работоспособности,Цель изобретения - повышение точности результата моделирования за счет учета возможности параллельного исполнения отдельных участков программы и применения различных алгоритмов восстановления.Введение указанных элементов и соответствующих связей позволяет при моделировании динамических процессов учесть следующим образом параллельное исполнение отдельных участков программы и применение различных алгоритмов восстановления.Первый ДСЧ, вырабатывая целое число, определяющее алгоритм восстановления, которое преобразуется дешифратором в сигнал, запускающий соответствующий ДСЧ, который вырабатывает число, пропорциональное времени восстановления. Распределитель импульсов, второй блок ДСЧ и блок выбора максимума служат для последовательной выработки числа, пропорционального времени исполнения параллельных процессов и выбора максимального из них, Умножитель служит для получения более точного времени восстаУстройство содержит датчики случайных чисел 1, 2, блок датчиков случайных чисел 3,элемент ИЛИ 4, элементы задержки 5, 7,сумматор 8, накапливающий сумматор 9,узел сравнения 10, блок элементов 2 И-ИЛИ 11, дешифратор 12, блок датчиков случайных чисел 13, блок элементов ИЛИ 14, регистры 15, 16, умножитель 17, элементы задержки 18, 19, распределитель импульсов 20, блок выбора максимума 21, элемент задержки 22,На фиг. 2 приведен пример блока выбора максимума из двух чисел, который содержит регистры 23, 24, узел сравнения 25, узел элементов 2 И-ИЛИ 26, регистр 27.Устройство работает следующим образом. Датчиками вырабатываются два слуЧайНЫХ ЧИСЛа Ь И 1 сб: ПЕРВОЕ ОПРЕДЕЛЯЕТ время выполнения самого длинного процесса программы, а второе - время до сбоя ЭВМ, Считается, что в случае, когда сбой произошел раньше, чем завершилось выполнение программы, через промежуток времени тв, необходимый на восстановле 5 10 15 20 ние, исполнение програ, 1, ы возобновляется, Моделирование заканчивается, если Ь ОКаЗЫВаЕтСЯ МЕНЬШЕ тсб, т,Е. На ОЧЕРЕДНОЙ реализации за время выполнения программы сбоев не происходило, Результатом моделирования является число, пропорциональное времени выполнения программы, которое вычисляется по формуле:и - 1твыи =(1 сб + те) + 1 ми,Гдв Ч 1 = О, П; тсб.м, Тсб = тв 6= О.Вычисление твыи осуществляется следующим образом. В момент поступления сигнала на вход устройства обнуляется накапливающий сумматор 9 и сигнал через элемент ИЛИ 4 поступает на ДСЧ 2, который ВЫрабатЫВаЕт ЧИСЛО, СООтВЕтСтВуЮщЕЕ тсб.Одновременно с этим сигнал с элемента ИЛИ 4 поступает на вход распределителя импульсов 20, запускающего последовательно ДСЧ в блоке ДСЧ 3, которые вырабатывают числа тм , пропорциональные времени исполнения каждого из параллельных процессов, Затем в блоке выбора максимума 21 определяется ьц = ваха,=1,а соответствующее времени самого длительного процесса. В момент поступления сигнала с элемента задержки 6 происходит СраВНЕНИЕ тм И 1 сбк С ВЫХОда уЗЛа СраВНЕНИя 10 ПрИ ЬтсбЬ т.Е, рОИЗОШЕЛ СбОй, ПОСтупает сигнал на ДСЧ 1 для выработки числа, соответствующего времени 1,. В ДСЧ 1 вырабатывается число, соответствующее алгоритму восстановления, Оно поступает на дешифратор 12, который запускает соответствующий ДСЧ из блока ДСЧ 13, ДСЧ вырабатывает число, пропорциональное времени восстановления явь которое через блок элементов ИЛИ 14 поступает на вход О регистра 15 в момент поступления сигнала с элемента задержки 19 на вход С. Одновременно в момент поступления сигнала с элемента задержки 19 на вход С регистра 16 поступает сигнал с блока выбора максимума 21 на его вход О, В блоке умножения 17 перемножаются тм и явь а результат на сумматоре 8 суммируется с тсбь Сумма поступает на блок элементов 2 И-ИЛИ. В момент прихода сигнала с элемента задержки 7 сумма (йсв + 1 в) с него выдается на накапливающий сумматор 9, где формируи - 1ется(сб + в). после срабатывания узлавторяется до тех пор, пока 1 тсбь При 1 мссб ( = и) сигнал с блока выбора максимума поступает на блок элементов 2 И - ИЛИ и в момент прихода сигнала с узла сравнения 10 т выдается на накапливающий сумматор 9, где фори -мируется (1 б + тщ) + Ь, которая по=оступает на первый информационный выходы устройства. При этом сигнал с узла сравнения 10 также поступает на второй управляющий выход устройства и. и - 1сумма (тамб, + Ь) + м, снимается с пер=ового информационного выхода устройства по окончании переходных процессов на накапливающем сумматоре 9,Техническая реализация. Импульсный входной сигнал подается на второй вход (Уст. "0") накапливающего сумматора 9 и на второй вход элемента ИЛИ 4, Импульсный сигнал с выхода элемента ИЛИ 4 поступает на вход ДСЧ 2, элементов задержки 6, 19 и распределитель импульсов 20. По импульсному сигналу, подаваемому на вход ДСЧ 2, с его потенциальных выходов снимается двоичный код 1 сб. Одновременно с этим по импульсному сигналу запускается распределитель импульсов 20, по импульсным сигналамкоторого последовательно запускаются каждый из ДСЧ блока ДСЧ 3, с потенциальных выходов которого сигналы поступают на информационные входы блока выбора максимума 21 в момент поступления сигнала с элемента задержки 22 на его управляющий вход. С потенциального выхода блока выбора максимума 21 сигнал поступает на третий вход блока элементов 2 И - ИЛИ, на информационный вход О регистра 16 и на второй вход узла сравнения, По импульсному сигналу с элемента задержки 6, поступающему на третий вход узла сравнения 10, импульсные сигналы вырабатываются на первом и втором выходе узла сравнения 10. Если единичный импульсный сигнал выработан на первом выходе узла сравнения, то он подается нэ элемент задержки 18 и ДСЧ 1, с выхода которого снимается . потенциальный сигнал, поступающий на вход дешифратора 12. С дещифратора 12 снимается потенциальный сигнал, по переднему фронту которого срабатывает соответствующий ДСЧ в блоке ДСЧ 13, и потенциальный сигнал с него через блок ИЛИ 14 поступает на информационный вход О регистра 15. Запись информации на регистры 15, 16 происходит при поступлении импульсных сигналов,на их синхронизирующие входы С с элементо задержки 18 и 19 соответственно, Потенциальные сигналы с выходов регистров 15, 16поступают на умножитель 17. Потенциальный сигнал 1 е поступает на первый вход сум 5 матора 8, на второй вход которого поступаетпотенциальный сигнал тсб. С выхода сумматора 8 выдается сигнал. соответствующийсумме сб + тсб, на первый потенциальныйвход блока элементов 2 И - ИЛИ. Импульс 10 ный сигнал с первого выхода узла сравне. ния, задержанный на элементе задержки 7,поступает на второй импульсный вход блокаэлементов 2 И - ИЛИ, По этому сигналу с егопотенциального выхода выдается двоичный15 кодсб+ Ь нэ первый информационный входнакапливающего сумматора 9, Импульсныйсигнал с импульсного выхода узла сравнения 10, задержанный на элементе задержки5, выдается на первый вход элемента ИЛИ20 4, и описанный выше процесс повторяетсядо тех пор, пока единичный импульсный сигнал не появится на втором импульсном входе узла сравнения.С потенциального выхода блока выбора25 максимума двоичный код м поступает натретий потенциальный вход блока элементов 2 И-ИЛИ и по импульсному сигналу совторого выхода узла сравнения, поступающему на четвертый импульсный вход блока30 элементов 2 И-ИЛИ, выдается на первый потенциальный вход накапливающего сумматора 9.Импульсный сигнал со второго входа узла сравнения 10 поступает на второй выход35 устройства, После окончания переходныхпроцессов на накапливающем сумматоре 9сигналы с его выхода поступают на первыйпотенциальный выход устройства,Предлагаемое устройство может быть40 использовано для проектирования сложныхсистем, в частности, исследование надеж- ности комплексов управляющих алгоритмови программ с учетом сбоев и восстановлений аппаратуры. В результате использова 45 ния предлагаемого устройства можнодостичь более точной оценки времени выполнения программы.Формула изобретения1, Устройство для моделирования дина 50 мических процессов, содержащее первый ивторой датчики случайных чисел, узел сравнения, с первого по третий элементы задержки, сумматор, накапливающий сумматор,блок элементов 2 И-ИЛИ и руппу элемен 55 тов ИЛИ, о т л и ч а ю щ е е с я тем, что, сцелью точности моделирования, оно содержит четвертый, пятый и шестой элементызадержки, первый и второй блоки датчиковслучайных чисел, дешифратор, элемен 1ИЛИ, распределитель импульсов, блок выбора максимума, умножитель и первый и второй регистры, при этом вход запуска устройства подключен к первому входу элемента ИЛИ и к входу установки в "0" накапливающего сумматора, информацион ные выходы которого подключены соответственно к выходам результата моделирования устройства, выход элемента ИЛИ подключен к входу первого датчика случайных чисел, к входу синхронизации 10 распределителя импульсов и к входам первого, второго и третьего элементов задержки, выходы которых подключены соответственно к входам синхронизации узла сравнения, первого регистра и блока вы бора максимума, выходы которого подключены к входам первой группы блока элементов 2 И - ИЛИ, к информационным входам первой группы узла сравнения и к информационным входам первого регистра, 20 выходы которого подключены к информационным входам первой группы умножителя, информационные выходы которого подключены к информационным входам первой группы сумматора, информационные выхо ды которого подключены к входам второй группь: блока элементов 2 И - ИЛИ, выходы которых подключены соответственно к инФормационным входам накапливающего сумматора, выход "Меньше" узла сравнения 30 подключен к первому входу блока элементов 2 И - ИЛИ и к выходу признака готовности результата устройства, выход "Равно, больше" узла сравнения подключен к входам четвертого, пятого и шестого элементов 35 задержки и к входу второго датчика случайных чисел, выходы которого подключены к входам дешифратора, выходы которого подключены соответственно к входам первого блока датчиков случайных чисел, выходы 40 групп которого подключены соответственно к входам элементов ИЛИ группы, выходы которых подключены соответственно к инФормационным входам второго регистра,45 выхОды которого подключены соответственно к информационным входам второй группы умножителя, выходы первого датчика случайных чисел подключены к информационным входам второй группы узла сравнения и к информационным входам второй группы сумматора, выходы четвертого, пятого и шестого элементов задержки подключены соответственно к второму входу блока элементов 2 И - ИЛИ, к второму входу элемента ИЛИ и к входу синхронизации второго регистра, выходы распределителя импульсов подключены соответственно к входам второго блока датчиков случайных чисел, выходы первой и второй групп которого подключены соответственно к информационным входам первой и второй групп блока выбора максимума.2, Устройство по и. 1, о т л и ч а ю щ е ес я тем, что блок выбора максимума содержит три регистра, узел сравнения и узел элементов 2 И - ИЛИ, йри этом в блоке выбора максимума информационные входы первой и второй групп блока подключены соответственно к информационным входам первого и второго регистров, выходы первого регистра подключены к входам первой группы узла элементов 2 И - ИЛИ и к информационным входам первой группы узла сравнения, первый выход которого подключен к первому входу узла элементов 2 И-ИЛИ, выходы которых подключены соответственно к информационным входам третьего регистра, выходы которого подключены соответствен- но к выходам блока, выходы второго регистра подключены к входам второй группы узла элементов 2 И - ИЛИ и к информационным входам второй группы узла сравнения, второй "выход которого подключен к второму входу узла элементов 2 И - ИЛИ, вход синхронизации блока подключен к входам синхронизации первого, второго и третьего регистров и узла сравнения.Составитель А. АлександровТехред М.Моргентал Корректор Н, Ревск Редактор Г.Бельск Производственно-издательский комбинат "Патент", г. Ужгород, ул, Гагарина, 1 аказ 1724 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., 4/5