Преобразователь последовательного кода в параллельный

союз советскихсоциАлистическихРЕСПУБЛИК 51) 5 Н 03 М 9/00 ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕВЕДОМСТВО СССР(ГОСПАТЕНТ СССР) сОПИСАНИЕ ИЗОБРЕТЕНИЯ АВТОРСКОМУ СВИДЕТЕЛЬСТВ(56) Авторское свидетельство СССРМ 1345355, кл. Н 03 М 9/00, 1985,Авторское свидетельство СССРФ 924696, кл, Н 03 М 9/00, 1980,(54) ПРЕОБРАЗОВАТЕЛЬ ПОСЛЕДОВАТЕЛЬНОГО КОДА В ПАРАЛЛЕЛЬНЫЙ(57) Изобретение относится к вычислительной технике и может быть использовано в 50 1795557 А 1 устроиствах ввода-вывода информации. Изобретение позволяет контролировать длительность импульсов входных информационных посылок, что повышает помехоустойчивость преобразователя. Преобразователь содержит элементы И 1, 7 и 8, элемент ИЛИ 2, триггеры 3 и 13, распределитель 4 импульсов, генератор 5 импульсов, сдвиговый регистр 6," элементы И-НЕ 9 и 10, элементы НЕ 11 и 12, счетчики 14 и 15 импульсов, дешифратор 16 и цифровой компаратор 17. Распределитель 4 импульсов выполнен на счетчиках 22 и 23 импульсов и дешифраторах 24 и 25. 1 з.п, ф-лы, 1 ил,Изобретение относится к вычислительной технике и может быть использовано вустройствах ввода-вывода информации.Целью изобретения является повышение помехоустойчивости преобразователяпутем контроля длительности импульсоввходных информационных посылок.Ка чертеже представлена функциональная схема преобразователя,Преобразователь содержит первый элемент 1 И, элемент 2 ИЛИ, первый триггер 3,распределитель 4 импульсов; генератор 5импульсов, сдвиговый регистр 6, второй итретий элементы 7 и 8 И, первый и второйэлементы 9 и 10 И-НЕ, первый и второйэлементы 11 и 12 НЕ, второй триггер 13,первый и второй счетчики 14 и 15 импульсов, дешифратор 16 и цифровой компаратор17, На чертеже позициями 18 и 19 обозначены соответственно информационный и управляющий входы преобразователя,позициями 20 и 21 - соответственно информационный и управляющий вь 1 ходы.Распределитель 4 импульсов выполненна первом и втором счетчиках 22 и 23 импульсов и первом и втором дешифраторах24 и 25.Преобразователь последовательногокода в параллельный работает следующимобразом,В исходном состоянии сигналом высокого уровня по управляющему входу 19 преобразователя через элемент 2 ИЛИ триггер3 установлен в исходное состояние. Сигналвысокого уровня с инверсного выхода триггера 3 удерживает счетчики 22 и 23 импуль сов распределителя 4 импульсов в нулевомсостоянии. Сигналнизкого уровня с прямого выхода триггера 3 поступает на входыэлементов 9 и 10 И-НЕ, поддерживая на ихвыходах сигналы высокого уровня. Эти сигналы удерживакт счетчики 14, 15 импульсовв нулевом состоянии, Счетчик 14 импульсовпредназначен для контроля длительностиединичного бита в информационной посылке. Счетчик 15 импульсов предназначен для контроля длительности стартового или нулевого бита в информационной посылке. Счетчик 22 импульсов предназначен для формирования эталонной длительности бита в информационной посылке. Счетчик 23импульсов предназначен для подсчета количества битов в информационной посылке,На информационном 18 входе преобразователя сохраняется сигнал высокого уровня. Последовательный код начинаетсястартовым битом, далее следуют информационные биты, например. восемь и стоповый бит, Поступление стартового бита на 1 нформационный 18 вход преобразователя приводит к установке триггера 3 в единичное состояние. Сигнал низкого уровня с инверсного выхода триггера 3 поступает на входы сброса счетчиков 22 и 23 импульсов 5 производя их раэблокировку. Одновременно сигнал стартового бита инвертируется элементом 12 НЕ и поступает на вход элемента 10 И-НЕ, где сравнивается с сигналом с прямого выхода триггера 3, Следователь- "0 но установка триггера 3 приводит к разблокировке также счетчика 15 импульсов.Счетчики 15, 22 импульсов начинают отсчет импульсов генератора 5 импульсов и формируют на выходах кодысоответствующие ко личеству отсчитанных импульсов, Послеинтервала времени, соответствующего половине стартового бита, на выходе счетчика 22 импульсов установится код, который декодирует дешифратор 24, вьрабатывая на 20 выходе импульс, который поступает на управляющий вход дешифратора 25. Так как счетчик 23 импульсов находится в нулевом состоянии, что соответствует обработке стартового бита, то дешифратор 25 на пер вом выходе формирует импульс, которыйпоступает на вход элемента И, где проверяется наличие стартового бита, Если в качестве стартового бита была принята импульсная помеха, длительность которой 30 не превышает половины длительности стартового бита, то на выходе элемента 1 И формируется сигнал высокого уровня, который через элемент 2 ИЛИ поступает на вход сброса триггера 3 и выключает его. При этом 35 счетчики 15, 22 импульсов блокируются ипреобразователь переходит в исходное состояние. Если стартовый бит является действительным, то вышеупомянутое выключение триггера 3 не происходит. Сиг нал с выхода дешифратора,24 поступает одновременно на вход цифрового компаратора 17, разрешая ему произвести сравнение кодов на его первом и втОром входах. При отсутствии импульсных помех 45 во время действия стартовой посылки счетчики 15, 22 импульсов отсчитывают одинаковое количество импульсов, коды на их выходах равны и в момент стробирования цифрового компаратора 17 на его втором 50 выходе появится импульс, который устанавливает триггер 13 в нулевое состояние или подтверждает это состояние. Сигнал низкого уровня с выхода триггера 13 подается на информационный вход сдвигового регистра 55 6. Сигнал с выхода дешифратора 24 поступает также через элемент 8 И на тактовый вход сдвигового регистра 6. записывая в его младший разряд нуль. Дальнейшее поступление импульсов на тактовые входы счетчиков 15, 22 импульсов приводит к снятиюпульсов, отсчитав интервал времени, равный половине информационного бита,устанавливает на своем информационном выходе код, в результате дешифрации которого дешифратор 24 вырабатывает на выходе импульс, который поступает на вход цифрового компаратора 17, разрешая ему произвести сравнение кодов на его первом и втором входах. Так как счетчик 15 импульсов во время отсчета длиТельности информационного бита сбрасывался импульсами синала с выхода дешифратора 24 и блокировке цифрового компаратора 17 и дешифратора 25, При отсчете количества импульсов, равного по длительности стартовому биту, счетчик 22 импульсов возвращается в исходное состояние, а на выходе переполнения формируется импульс, переводящий счетчик 23 импульсов в следующее состояние. На его выходе устанавливаетсякод единицы, который говорит о том, чтоначался прием нового информационного бита,Если информационным битом будет нуль, при этом во время действия этого бита будут отсутствовать помехи, тогда и роцессбудет проходитЬ аналогично приему стартового бита за исключением следующего, После интервала времени, соответствующего половине информационного бита, на выходе счетчика 22 импульсов установится кодсередины бита, который дешифрирует дешифратор 24, вырабатывая на выходе импульс, который стробирует дешифратор 25, но на этот раз на его выходе импульс не вырабатывается; так как на его информационном входе нет кода нуля, а стоит код единицы, В остальном дальше процедура повторяется и в младший разряд сдвигового регистра 6 записывается нуль первого разряда принимаемого последовательного кода, а нуль стартового бита сдвигается во второй разряд.Рассмотрим прием информационного бита совместно с помехами. Счетчики 15, 22 импульсов начинают очередной цикл отсчета импульсов, Появление помехи на информационном 18 входе преобразователя приводит к проникновению ее на выходы элементов 9 и 10. При этом счетчик 15 импульсов будет сброшен в исходное состояние и на время действия этой помехи заблокирован, Счетчик 14 импульсов наоборот будет разблокирован и на время действия этой помехи будет производить отсчет импульсов. Окончание помехи приведет их к исходному состоянию, Счетчик 14 импульсов будет сброшен и заблокирован, а счетчик 15 импульсов начнет снова отсчетимпульсовТем временем счетчик 22 им 102025 30 35 40 45 помех, или даже сброшен в этот момент, то код на его выходе не будет равен коду счетчика 22 импульсов. В результате этого цифровой компаратор 17 формирует сигнал на первом выходе. Формирование этого сигнала говорит о том, что в данный момент обрабатывается информационная посылка либо нулевая с помехами, либо единичная. Но так как счетчик 14 импульсов работал только во время действия помех и не набрал на выхо- де кода, равного половине информационного бита, или находится в исходном состоянии, то дешифратор 16 подает на информационный вход триггера 13 сигнал низкого уровня, Приход сигнала высокого уровня с первого выхода цифрового компаратора 17 на тактовый вход триггера 13 установит его в нулевое состояние или подтвердит его. Сигнал с выхода дешифратора 24 через элемент 8 И записывается в младший разряд сдвигового регистра 6 нуль, сдвигая в последующие разряды ранее принятые разряды кода. Тем самым достигается запись в сдвиговый регистр 6 нуля, в то время как на информационном входе преобразователя находится импульс помехи. Дальнейшее поступление импульсов заполняет счетчик 22 импульсов. Импульс переполнения с выхода счетчика 22 импуАьсов переводит счетчик 23 импульсов в очередное состояние. Начинается прием очередного информационного бита. Рассмотрим прием единичного информационного бита. Появление высокого уровня на информационном 18 входе преобразователя приводит через элементы 12 НЕ, 10 И-НЕ к блокировке счетчика 15 импульсов и запуску через элемент 9 И-НЕ счетчика 14 импульсов, Счетчики 14, 22 импульсов начинают одновременно отсчет импульсов, После интервала времени, равного половине единичного информационного бита, на выходах счетчиков 14, 22 импульсов установится единичный код. Дешифратор 16 декодирует код и устанавливает на информационном входе триггера 13 сигнал высокого уровня. Далее дешифратор 24 декодирует код счетчика 22 и устанавливает сигнал высокого уровня на входе цифрового компаратора 17, Так как счетчик 15 импульсов заблокирован, то цифровой компаратор 17 формирует сигнал на первом выходе, подтверждая неравенство кодов счетчиков 15, 22. Положительный фронт этого импул ьса устанавливает триггер 13 в единичное состояние или подтверждает его. Одновременно сигнал с выхода дешифратор.; 24 записывает через элемент 8 И в младший разряд сдвигового регистра 6 единицу,1795557 51015 20 сдвигая в последующие разряды ранее принятые разряды последовательного кода,Разрядность сдвигового регистра б соответствует количеству информационных битов последовательного кода, Поэтому после записи в сдвиговый регистр б последнего, информационного бита и сдвига в последующие разряды ранее принятых стартовый бит "выталкивается" из сдвигового регистра б и теряется.После приема последнего информационного бита нэ вход преобразователя поступает стоповый бит высокого уровня, Он проходит обработку аналогично единичного информационного бита, После формирования дешифратором 24 импульса середины бита происходит очередной раз стробироФормула изобретения1, Преобразователь последовательного кода в параллельный, содержащий первый элемент И, выход которого соединен с первым входом элемента ИЛИ, выход которого соединен с входом сброса первого триггера, 30 инверсный выход которого соединен с первым входом распределителя импульсов, первый выход которого соединен с первым входом первого элемента И, генератор импульсов, выход которого соединен с вторым 35 входом распределителя импульсов, сдвиговый регистр, выходы которого являются информационным выходом преобразователя, инверсный установочный вход первого триггера обьединен с вторым входом перво го элемента И и является информационным входом преобразователя, второй вход элемента ИЛИ является управляющим входом преобразователя, о т л и ч а ю щ и й с я тем, что, с целью повышения помехоустойчиво сти преобразователя путем контроля длительности импульсов входных информационных посылок, в преобразователь введены второй и третий элементы И, элементы И-НЕ, элементы НЕ, второй триг гер, счетчики импульсов, дешифратор и цифровой компаратор, первый и второй выходы которого соединень 1 соответственно с тактовым входом и входом сброса второго триггера, выход которого соединен с инфор мационным входом сдвигового регистра и с первым входом второго элемента И, выход которого соединен через первый элемент НЕ с тактовым входом первого триггера и с вание дешифратора 25, Так как в счетчике 23 импульсов установился код, соответству. ющий стоповому биту, то дешифратор 25 формирует на выходе сигнал высокого уровня, который поступает на второй вход элемента 7 И. Здесь пооизводится проверка,действительно ли этот сигнал стоповый, т,е.высокого уровня, и после этого на выходе элемента 7 И и управляющем выходе преобразователя формируется сигнал, информирующий о конце преобразования кода. Этот же сигнал через элемент 11 НЕ запрещает запись в сдвиговый регистр б стопового бита и сбрасывает триггер 3 в исходное состояние. При этом блокируются все счетчики и преобразователь переходит в исходное состояние,первым входом третьего элемента Ч, инфор/- мационный вход первого триггера подключен к инверсному выходу первого триггера, прямой выход которого соединен с первыми входами первого и второго элементов И-НЕ, выходы которых соединены с входами сброса соответственно первого и второго счетчиков импульсов, выходы которых соединены соответственно с входом дешифратора и с первым входом цифрового компаратора, выход дешифратора соединен с информационным входом второго триггера, второй выход распределителя импульсов соединен с вторым входом цифрового компарэтора, третий выход распределителя импульсов - с третьим входом цифрового компаратора ивторым входом третьего элемента И, выход которого соединен с тактовым входом сдвигового регистра, выход второго элемента НЕ соединен с вторым входом второго элемента И-НЕ, второй вход первого элемента ИНЕ и вход второго элемента НЕ подключены к информационному входу преобразователя, тактовые входы первого и второго счетчиков импульсов подключены к выходу генератора импульсов, четвертый выход распределителя импульсов соединен с вторым входом второго элемента Л, выход которого является управляющим выходом преобразователя.2, Преобразователь по и, 1, о т л и ч а ющ и й с я тем, что распределитель импульсов выполнен на счетчиках импульсов и дешифраторах, информационный выход первого счетчика импульсов соединен с информаци1795557 10 Составитель Б.ХодовТехред М,Моргентал Корректор П.Гереши Редактор А,Бер Заказ 436 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., 4/5 Производственно-издательский комбинат "Патент", г, Ужгород, ул.Гагарина, 101 онным входом первого дешифратора и является вторым выходом распределителя, выход первого дешифратора соединен с управляющим входом второго дешифратора и является третьим выходом распределителя,. выход переполнения первого счетчика импульсов соединен с тактовым входом второго счетчика импульсов, выход которого соединен с информационным входом второго дешифратора, входы сброса первого и Фвторого счетчиков импульсов объединены и являются первым входом распределителя, тактовый вход первого счетчика импульсов объединен с входом управления первого дешифратора и является вторым входом распределителя, первый выход второго дешифратора является первым выходом распределителя, второй выход второго дешифратора - четвертым выходом распределителя,