Устройство для функционального контроля цифровых интегральных схем

(19) 01) 1684756 А УДАРСТВЕННЫЙ КОМИТЕТИЗОБРЕТЕНИЯМ И (ЛНРЫТИЯГКНТ СССР ЬСТ АВТОРСКОМУ СВИ(57) Изобрете но-измеритель использовано динамического вых интеграль содержит бпок то ов элеме.пь тл р н цой триггер 6 25, блок 9 за пии, блок 26 выает частот я за сче сигналов н ра 6, 2 ил Фиг 1 ОПИСАНИЕ ИЗОБРЕТЕНИЯ(71) Научно-исследовательский институт полупроводникового мапиностроения(56) Авторское свидетельство СССР Яф 1337838, кл. С О 1 Н 31/28, 1986.Авторское свидетельство СССР 1 г 1430915, кл, Г О 1 К 31/28, 1987. (54) УСТРОЙСТВО ДЛЯ фУНК 1 ИОНАЛЬНОГО КОНТРОЛЯ ИИФРОВЫХ ИНТЕГРАЛЬНЫХ СХЕМ ние относится к коцтро ной технике и может бь в устройствах контрояАуцкпоцпронация пиАроигс схс м. Устройство1 аналоговых компараты 4 и 5;амяти, выходР-три(р 1, 7 8 24 держкц., блок 1 О коммутакоррекпи, Устройство по у Фч цкпцоцаного контри еспечеция с.цхроццост ходах входцого тригге -Изобретение относится к контрольноизмерительной технике и мпжет быть использовано для контроля динамического функционирования больших интеграль ных схем.Целью изобретения является повышение частоты функционального контроляза счет обеспечения синхронности сигналов на входах выходного триггера 10устройства,На фиг. 1 приведена схема устройства для функционального контроляцифровых интегральных схем (для одного вывода), на фиг. 2 - временныедиаграммы, пояснякщиеработу устройства.Устройство содержит блок 1 аналоговых компараторов, выполненный наусилителях-компараторах 2 и 3, триггеры 4 и 5 памяти, выходной триггер6, Р-триггеры 7 и 8, первый элемент9 задержки, первый коммутатор 10,выполненный на логических элементахИ 11, 12 и элементе ИЛИ 13, информационный вход 14, первый, второй итретий управляющие входы 15-17 устройства, выход 18 устройства, источники 19 и 20 опорных напряжений,второй элемент 2 1 задержки и второйкоммутатор 22, образующие блок 23коррекции, четвертый управляющийвход 24 устройства и П-триггеры 25и 26.35Объединенные входы усилителей-компараторов 2 и 3 блока 1 аналоговых компараторов образуют информационный вход 14 устройства, Вторые входы усилителей-компараторов 2 и 3 Раз дельно соединены с источниками 19 и 20 опорных напряжений, предназначеннымн для задания программируе 11 11 юпс значений логических уровней 1 и " 0 " соответственно . Выходы усили - 45 телей -к омпар а торов 2 и 3 соединены с первыми входами триггеров 4 и 5 памяти , вторые входы которых соединены с первым упр авл якщим входом 1 5 устройства , входом элемента 2 1 з адержки и первым входом коммутатора 2 2 , второй вход которого соединен с выходом элемента 2 1 задержки , третий вход - с четвертым управля кщи м их одом 2 4 устройства а выход - с вх оЭ55 дом элемента 9 задержки и с С-входами Р-триггеров 7, 8, 25 и 26, Выходы П-триггера 7 соединены с первыми входами элементов 11, 12 И, образукщими первый и второй входы коммутатора 10, выходы триггеров 4 и 5 памяти соединены с Р-входами триггеров 25 26, выходы которых соединены со вторыми входами элементов 11, 12 И, образующими третий и четвертый входы коммутатора 1 О, пятый вход которого, образованный третьими объединенными входами элементов 11, 12 И, соединен с выходом второго Р-триггера 8,Выходы элементов 11, 12 соединены со входами элемента 13 ИЛИ, выход кото- рого, образующий выход коммутатора 10, соединен с первым входом выходного триггера 6, второй вход которого соединен с выходом элемента 9 задержки, а выход - с выходом 18 устройства, Первые входы П-триггеров 7 и 8 соединены со вторым и третьим управлякщими входами 16 и 17 устройства соответственно.Блок 1 аналоговых компараторов предназначен для сравнения сигналов, поступающих с контролируемой схемы через информационный вход 14 на объединенные первые входы усилителейкомпараторов 2 и 3, с опорными напряжениями (уровнями "1" и "0"), поступающими на вторые входы усилителей-компараторов 2, 3 с выходов программируемых источников 19, 20 питания ".оответственноТриггеры 4 и 5 памяти предназначены для запоминания выходных состояний соответствующих усилителей-компараторов 2 и 3,Выходной триггер 6 служит для формирования выходного сигнала, несущего информацию о результатах контроля ;"годен-брак" ), П-триггер 7 - для временного хранения сигнала управления выбором соответствукщего усилителя-компаратора блока 1, П-триггер 8 - для временного хранения сигнала разрешения прохождения информации через узлы коммутатора 10 на первый вход выходного триггера 6 (сигнала маскирования).Элемент 9 задержки предназначен для задержки строб-импульса, поступакщего на управлякщий вход 15 устройства и проходящего через коммутатор 22 (с задержкой посредством элемента 2 1 или без задержки) на вход элемента 9 задержки. Время задержкисигнала в элементе 9 определяется временем распространения сигналов через коммутатор 10 и триггеры 7, 8, 25 и 265 16Логические элементы 11, 12 И коммутатора10 служат для пропусканияинформа;и с выходов Р-триггеров 25,26 на логический элемент 131 посигналам управления с 11-триггРров 7и 8, Логический элемент 13 ИЛИ предназначен для пропускания сигналовна первый вход выходного триггера 6.Информационный вход 14 устройства служит для подключения контактного устройства с испытуемой цифровойинтегральной схемой, Первый управляющий вход 15 служит для подключения источника строб-импульсов,вход 16 - для подключения источникаэталонной информапии, вход 17 - дляподключения источника управляющихсигналов (сигналов маскирования),а выход 18 - для подключения средствобработки информации.Элемент 21 задержки служит длязадержки строб-импульса, поступакще,го с управлянщего входа 15, на величину, несколько большую максимально возможной величины зоны неопределенности эталонной информации и сигналов маскирования,Коммутатор 22 предназначен дляпропускания либо задержанного, либонезадержанного строб-импульса навходы 0-триггеров 7, 8, 25, 26 иэлемента 9 задержки в зависимости отсигнала управления, поступанжего натретий вход коммутатора 22 с четвертого управляющего входа 24 устройства.Четвертый управляющий вход 24служит для подключения источника управляющих сигналов, в качестве которого может быть использован блокпамяти, подключенный к информационной шине ЭВМ.Триггеры 25 и 26 предназначеныдля выравнивания во вермени информации, приходящей с блока 1 аналоговыхкомпараторов через элементы памяти 4и 5 и информации, приходящей с выходов триггеров 7 и 8 (эталонной информации и сигналов маскирования).Устройство для функциональногоконтроля цифровых интегральных схемработает следующим, образом,На информационный вход 14 устройства поступает выходной сигнал с испытуемой микросхемы с заданной частотой контроля Т (фиг,2, а). В блоке 1 аналоговых компараторов происходит сравнение выходных сигналов микросхемы с опорными уровнями напряже 84756 10 15 20 25 30ний 11 оп 111 оя о, эввавяс мяли со д- ветствсвво источннкямн 19 и 20 опор-. ных напряжений. На выходе ус илителяко; р= яо "1,. 2 цг ркнРго уровня при этОм форьнц 7". .с з "игналпрнвРдгьяый на фиг,2 б, 1 а вьводе уснлителякомиаратор;: нижнРгс уровня ф рмируется сиг.:и, приведенный на Фиг.2 в, гДР о - ЭРДОРжка сигнала УсилителЯЛми-компаратор,ями 2 и 3, С приходом строб-импул са на управляющий вход 15 (фиг.2 г) и., следовательно, на вторые входы триггеров 4 и 5, в последние запиивается информация, у становленная : данный момент на выходах усилителей-компараторов 2 и 3 (фиг,2 д,е). Запись информации осуществляется по переднему фронту строб-импульса, ь, - задержка сигЛнала триггерами 4 и 5. На управляющий вход 16 и, следовательно, на первый вход триггера 7 поступает сигнал эталонной информации (фиг,2 э), а на управляющий вход 17 - сигнал максирования (разрешения компарирования, фиг,2 и), На управлякщийвход 24 подается сигнал управления работой коммутатора 22, Этот сигнал управляет работой коммута тора 22 таким образом, что на его выход проходит строб-импульс либо непосредственно с управляющего входа 15 (фиг,2 ж, пунктиром, момент времени ь ), если его местоположение на временной диаграмме работы устройства не приходится на зону неопределенности эталонной информации и сигналов маскирования, либо через элемент 21 задержки, величина которой выбирается несколько большей максимально возможной величины зоны неопределенности эталонной информации н сигналов маскирования. На фиг,2 з,и эона неопределенности эталонной информации и сигналов маскирования имеет длительность с 4 .При установке строб-импульса в начале периода (момент времени С, фиг,2 г) и коммутатора 22 в положег ние, при котором строб-импульс с входа 15 проходит через линию 2 1 задержки на выход коммутатора 22 (момент времени с, фиг.2 ж) строб- импульсом с выхода коммутатора 22, задержанным на время ь у (запержкалинии 21 задержки и коммутатора 22), осуществляется стробирование выходной информации триггеров 4 и 5, атакже эталонной информации, приходящей на у цра влякппц й вхор 16 (д ив, 2 з );и сигналов маскирования, приходящих на вход 17 (фиг,2 и); при этом сигналы маскирования и эталонной ицформации, синхронно поступающие на управляющие входы 17, 16, должны быть установлены таким образом, чтобы передним фронтом строб-импульса (момент 10 времени г, см,фиг,2 .ж) надежно Фиксировались указанные вьппе сигналы сразу же после их зоны неопределенности. Выходные сигналы прямых выходов триггеров 7 и 8 приведены ца Фиг.2 к,л 15 соответственно. Оба эти сигнала, а также сигнал эталонной информации с инверсного выхода триггера 7 поступают в коммутатор 10, куда также поступают сигналы с выходов триггеров 25 и 26. Эти сигналы приведены на фиг,2 м н. Выравненные во времени сигналы с выходов триггеров 25, 26,8 и цоступаюпгие в коммутатор 10 обрабатываются им; сигнал " 1 ц ца выходе коммутатора 10 формируется при условии "1" на выходе триггера 8, триггера 25 и прямом выходе триггера 7 или при условии "1" ца выходе триггера 8, триггера 26 и инверсном вы ходе триггера 7, Выходной сигнал коммутатора 10 приведен на фиг,2 и Строб-импульс с выхода коммутатора 22 через элемент 9 задержки, значение которойвыбирается несколько большим величины времени переключения триггеров 7, 8, 25, 26 и задержки элементов коммутатора 10, поступает на С-вход триггера 6 (фиг,2 р), фиксируя по переднему Фронту инфор мацию, приходяпГую с выхода коммутатора 10 на первый вход триггера 6, На вькоде триггера 6 при этом формируется сигнал, представленный на фцг,2 с, Если контролируемая ицфор - 15 мация на выходе испытуемой схемы соответствует по своим логическим уровням заданным значениям "О" и "1", а также своему ожидаемому местоположению, то сигнал на выходе триггера 6 отсутствует. Это означает, что контролируемая цифровая микросхема функционирует верно, в противном случае на выходе триггера 6 формируется сигнал "1" - "браки (в приведенном цримере момент времени , фиг,2 с), При увеличении задержки строб-импульса до его положения г (фиг,2 г) задержанный линией 21 задержки и коммутатором 22 строб-имгсуцьс ,адержкаь ) в момент времени Г;В ." .)передним фронтом Фиксиру т .,та.;.цц;юинформацию и сигнал маекрс и".цця тогоже цикла (фиг.2 з,и), цо раг цейшееувеличение задержки строб-кпту.гьсаприведет к тому, что строб-имг.ульсомс выхода коммутатора 22 церост. верно фиксируются эталонная информацияи сигнал маскирования 1 строб-импульс заходит в зону неопределенности). При этом на управляющий вход24 подается сигнал, при котором коммутатор 22 передает строб-импульс свхода 15 непосредственно на выход слзадержкой с(фиг,2 ж, момент времени Г,) .для надежного фиксированияинформации с выходов триггеров 4 и 5лвеличина задержкидолжна бытьце колько больше величины зарержкитриггеров 4 и 5 (задержка 2 ),Таким образом, в устройстве обеспечивается сицхронцссть всех сигналов,цостуцалцих в коммутатор 10 нсзависимо от состояния коммутатора 22,следствием чего является расширениечастотного диапазона устройства (час"тата Функционального контроля увеличивается до 200 ИГц п 1:и использовании для построения устройства микросхем серии 1500) .пелложеццое устройство для Функцчоцльцого контроля цифровых ИС планнр,ет я использовать в комплексеконтроля статических параметров идинамического фуяггцоцировация сверхбсльппх интегральц.з схем с рабочейч-стотой, превышающей 100 Кц,формула изобретецияустройство для Функционального кс 1 цтроля цифровых ицтегральцьгх схем, ссцержащее блок аналоговых компараторов, первый и втсрой триггеры памяти, четьгре Э-тр.;ггера, выходной триг. ер, блок задержки, блок коммутации олок коррекции первуюэ вторую третью, четвертую вхорные клеммы, выходную клемму и клемму для подключения объекта контроля, соедиценн ю с входом блока аналоговых компараторов, выходы которого соединены соответственно с первыми входами перв го ц второго триггеров памяти, вторые входы которых соединены с первей входной клеммой, вторая и тре - тья входные клеммы соединены соответственно с первыми входами первого1684756 1 О Ь з 2Составитель С.Петров дактор Н.Горват Техред Л,Сердюкова рректор А,Об Заказ 3506 В аз ПодписноеВНИИПИ Государственного комитета по изрбретениям и открытиям при ГКНТ С113035, Иосква, Ж, Раушская наб., д. 4/5 но-издательский комбинат "Патент", г.умгс гарина, 101 Произв и второго Р-триггеров, вторые входыкоторых подключены к выходу блокакоррекции, первый и второй входы которого соединены соответственно спервой и четвертой входными клеммами, выход третьего Р-триггера соеди"нен с первым входом блока коммутации, выход которого соединен с первым входом выходного триггера, соединенного вторым входом с выходомблока задержки, а вьхсрсм - с выходнойклеммой, вторые входы третьего и че 11 вертого Р-триггеров соединены с входом блока задержки, о т л и ч а ю -щ е е с я тем, что, с целью повышения частоты Аункпионального кся";реля за счет обеспечения синхронност 11 сигналов на входах выходного триггера,вход блока задержки соединен с выходом блока кср;:акции, прямой и инверсный выходы первого Р-триггера соединены ссотяе-.:.твенно с вторым и третьим входами блока коммутации, выхолвторого Р-трнггера соединен с четвертым входом блока ксммутапии, а выход четвертого Р-триггера - с пятымвходом блока коммутации, первые входы третьего и четвертого Р-триггеровсоединены соетветстенно с выходамипервого и второго триггеров памяти.