Преобразователь двоичного кода в двоично-десятичный код угловых единиц

СОЮЗ СОВЕТСНИХСООИАЛИСТИЧЕСНИРЕСПУБЛИН 1) с Н 03 М 7/12 ЗОБРЕТЕНИЯ ИОАН ВТОРСКСМУ С(53) 681.325 (08 осодом ге- ополниподключен ка управих разряюл. Р ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(56) Авторское свидетельство СССР Р 970354, кл. С 06 Р 5/02, 1980, (54) (57) 1,ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА В ДВОИЧНО-ДЕСЯТИЧНЫЙ КОД УГЛОВЫХ ЕДИНИЦ по авт. св. Р 970354, о т л и - ч а ю щ и й с я тем, что, с целью повышения быстродействия, в него введены третий элемент И, дополнительный двоичньп счетчик и блок управления преобразованием старших разрядов входного кода) причем первый выход блока управления преобразованием старших разрядов входного кода, соединен с суммирующим входом двоично.десятичного счетчика, второй выход - Рс вычитающим входом старших разрядов двоичного счетчика и входом обнуления дополнительного двоичного счетчика, счетный вход которого и тактовый вход блока управления преобразованием старших разрядов входного кода подключены к выходу третьего элемента И, первый и второй входы которого соединены соответственно с выходом дешифратора старших разрядов и вьератора импульсов, выход дтельного двоичного счетчикаю информационному входу блоления преобразованием старшдов входного кода.2. Преобразователь по и,1, о т л и ч а ю щ и й с я тем, что блок управления преобразованием старших разрядов. входного кода содержит дешифратор, два элемента ИЛИ и делитель частоты импульсов, состоящий из трехразрпдного двоичного счетчика и элемент И, причем стробирующий и инфор" мационньп входы дешифратора подключены соответственно к тактовому и информационному входам блока, выходы первых четырех разрядов дешифратора соединены с входами первого элемента ИЛИ, выходы пятого и шестого разрядов дешифратора подключены к входам второго элемента ИЛИ, выходы первого и второго элементов, ИЛИ, седьмого и восьмого разрядов дешифратора и делителя частоты импульсов подключены к первому выходу блока, второй выход которого соединен с выходом десятого разряда дешифратора, выход девятого разряда которого подключен к входу делителя частоты импульсов, 1396280Изобретение относится к автоматике и цифровой вычислительной технике, может быть использовано при пост оении преобразователей в измериР5 тельных и управляющих системах и является дополнительным к авт. св. У 970354.Цель изобретения - повышение быстродействия преобразователя.На Фиг.1 приведена. структурная схема преобразователя; на фиг.2 - пример исполнения Фукнциональных схем блоков 14 и 10.Преобразователь содержит (фиг.1) генератор 1 импульсов, первый элемент И 2, двоичный счетчик 3, информационный вход 4, дешифратор 5, сумматор 6, регистр 7, вход 8 задания константы, второй элемент И 9, двоично-десятичный счетчик 10, выход 11, третий элемент И 12, дополнительный двоичный счетчик 13, блок 14 управления преобразованием старших разрядов входного кода. 25функциональные схемы блоков 14 и 10 для одного варианта исполнения (фиг.2).содержат дешифратор 15 им-. пульсов, двух- и четырех входовые элементы ИЛИ 16 и 17, делитель 18 частоты импульсов, содержащий элемент И 19 и трехразрядный двоичный счетчик 20, а также блок 10 - четыре двоично-десятичных 21, два двоичношестеричных 22 и один двоичный 23 счетчика импульсов и четыре двухвходовых элемента ИЛИ 24Преобразователь работает следующим образом.В начале цикла преобразования производится обнуление регистра 7, дво 40 ично-десятичного счетчика 10, дополнительного двоичного счетчика 13 (зти цепи не показаны) и по информационному входу 4 в двоичный счетчик-регистр 3 записывается входное число Б 45 в виде и-разрядного двоичного кода угла. Старшие п, разрядов двоичного счетчика 3, имеющие преимущественно веса, соответствующие целым градусам, минутам и секундам части Б входно 50 го кода В, и младшие Иразрядов этого же счетчика 3, имеющие веса с дробными частями секунд и образующие остальную часть 11,1 входного числа И, имеют раздельные счетные входы. При 55 этому=11+Влип =и,+п.Если код младших празрядов отличается от нуля, то с первого выхода дешифратора 5 поступает разрешающий потенциал на второй вход элемента И 2 и импульсы генератора 1, поступающие на первый вход элемента И 2, пропускаются через элемент И 2 и поступают на вход вычитания младших разрядов двоичного счетчика 3, на первый вход элемента И 9 и на тактовый вход регистра 7.Замкнутые в кольцо сумматор 6 и регистр 7 представляют собой накапливающийся сумматор, который на каждый тактовый импульс добавляет к записанному в регистре 7 двоичному числу целочисленную константу С, сформированную на входе 8. Значение константы С (двоичного эквивалента веса младшего разряда входного кода И) выбрано из условия исключения набегающей ошибки и обеспечивает Формирование переноса на выходе сумматора 6 в моменты времени, когда частичная сумма дробных частот кода И равна целой угловой единице - весу младшего разряда кода выходного двоично-десятичного счетчика 10. Сигнал переноса, возникающий на выходе сумматора 6, через некоторое число тактов заполнения сумматора 6 разрешает прохождение импульсов через элемент И 9 на суммирующий вход двоично-десятичного счетчика О. В то же время с поступлением каждого импульса генератора с выхода элемента И 2 на вход вычитания младших разрядов двоичного счетчика 3 код на выходе младших разрядов счет-чика 3 уменьшается на единицу, После прохождения импульсов младшие разряды регистра-счетчика 3 приходят в нулевое состояние и первым выходом дешифратора 5 снимается разрешение на входе и элементе. И 2. Этим завершается преобразование кода младших разрядов входного числа в унитарный код - число импульсов И,1, умножение его на константу С и преобразование целой части этого произведения в выходной двоично-десятичный код угла. Время преобразования числа И, записанного в младших разрядах, определяется выражениемТь = 11 Т г = 2 Т, (1) где Т, - период повторения импульсовгенератораОдновременно с началом преобразования младших разрядов кода входного280 4ступает на счетный вход декады единиц секунд двоично-десятичного счетчика (0,25 х 4 = 1)Импульс десятого такта дешифратора с выхода блока 14 поступает на вход обнуления двоичного счетчика 13 и одновременно на вход вычитания старших и, разрядов двоичного счетчика 3. Таким образом, цикл работы блока 14 содержит десять тактов и за каждый цикл его работы код в старших разрядах двоичного счетчика 3 уменьшается на единицу, После Н, циклов работы блока 14 и, разря" дов счетчика-регистра 3 приходит в нулевое состояние и дешифратор 5 своим вторым выходом снимает разрешение на входе элемента И 12. Этим завершается преобразование старших и разрядов входного кода,Время преобразования числа Изаписанного в старших разрядах, определяется выражениемТь = 10 И,Тг = 1 Огф (2) . где 10 " число тактов одного циклаработы блока 14. 1396 3числа Б начинается преобразование числа 11 записанного в старших и разрядах двоичного счетчика 3, С появлением разрешающего потенциала на втором выходе дешифратора 5 импульсы генератора 1 через элемент И 12 начинают поступать на счетный вход дополнительного счетчика 13, выходы которого подключены к входам блока 14 уп 10 равления преобразованием старших разрядовПри заданной разрядности и входного кода угла структура блока 14 зависит от разделения разрядов входного кода на старшие и, и младшие и15 и определяется количеством единиц в каждом десятичном представлении веса младшего разряда числа М,. Для простоты рассмотрения на фиг,2 приведена Функциональная схема блока 14 для конкретного случая и, = 9 при кон 20 кретной структуре двоично-десятичного счетчика 10, выполненного для выходного кода градусы - минуты - секунды. Весу младшего разряда числа Н 1 при и= 9 соответствует десятичное представление угла 42,Р , 25, поэтому цикл работы блока 14 выбирается равньм десяти тактам (4+2+1+1 такт- округления + такт сброса) генератора импульсов. Основным элементом блока 14 (Фиг.2) является дешифратор импульсов, на тактовый вход которого поступают импульсы генератора с выхода элемента И 12, а на информационные входы поступают выходы дополнительно го двоичного счетчика 13. Импульсы первых четырех тактов дешифратора с выхода четырехвходового элемента ИЛИ блока 4 через соответствупций элемент ИЛИ блока 10 поступают на сум мирующий вход секстады десятков минут двоично-десятичного счетчика. Им- . пульсы двух следующих тактов поступают на счетный вход декады единиц минут двоично-десятичного счетчика, Им пульсы седьмого и восьмого тактов дешифратора через элементы ИЛИ блока 1 О .поступают на счетные входы секстады десятков секунд и декады секунд двоично-десятичного счетчика. Импульс 50 девятого такта, которому приписано значение 0,25, поступает на вход делителя частоты импульсов, состоящего из трехразрядного двоичного счетчика и элемента И. После каждого четверто-,55 го цикла работы дешифратора на выходе элемента И появляется тактовый импульс, который обнуляет трехразрядный двоичный счетчик и одновременно поТак как процесс преобразования старших и, и младших и разрядов входного кода осуществляется параллельно, то общее время преобразова-ния Т входного числа определяется не суммой Ти Т , а большим значением одного из них,Оценим для двух значений разрядности входного кода п = 14 и п = 20 отношение времени преобразования известного и предлагаемого преобразователей. П р и м е р 1. Максимальное времяпреобразования известного преобразователя при разрядности входного двоичного кода угла и = 14 определяется выражением. Максимальное время преобразования старших и разрядов предлагаемого преобразователя для данного случая построения его схемы при и, = 9 определяется выражением (2)При этом максимальное время преобразования младших и =и=и; - 14-95 разрядов определяется выражением (1)н,Т "2 макс= 2 Т = 2 ТгТак как Т Т,то максимальное время преобразования предлагаемого преобразователя определяется выражением9Торедл Т ь,мсфкс= 10 2 ТгСоотношение Т (Т 2 Т /10 х142 Тг3,2.показывает, что времяпреобразования предлагаемого преобра зователя в 3,2 раза меньше временипреобразования известного преобразо вателя. Л р и м е р 2. Принимает разрядность входного кода и = 20. С помощью аналогичных рассуждений можно показать, что время преобразования предлагаемого преобразователя в 204,8 раз меньше времени преобразования известного преобразователя. Примеры 1 и 2 показывают, что эффективность предлагаемого преобразователя увеличивается с увеличением разрядности входного кода,. Сердюкова Коррек то М. Те Е. Коп Ре Тираж 928 ВНИИПИ Государственного ком по делам изобретений и от 3035, Москва, Ж, Раушская