Устройство для обнаружения ошибок цифрового сигнала

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 09 4 НОЗМ 13 ВЕНН ИЗОБ КОМИТЕТ СССРЕНИЙ И ОТКРЫТИЙ ОС ПО ПИ ЗОБРЕТЕНИ ЕЛЬСТВУ й АВТОРСКОМУ СВ Бюл. У 32анцев и С.В.Глебов888)свидетельство СССР04 Ь 1/10, 1970,идетельство СССРН 03 М 13/02, 14,08(54) УСТРОЙСТВО ДЛЯ ОБНАРУЖБОК ЦИФРОВОГО СИГНАЛА(57) Изобретение относитсяэлектросвязи и может бытьно в цифровых линиях связитроля линейного сигнала, пмого в кодах В 1, 0 М 1 и СМ 1изобретения, является повышхоустойчивости устройства.для обнаружения ошибок цифрнала содержит два элементачетыре элемента И 3, 4, 7элемента ИЛИ 5, 6 и 15, на к технике спользова о ызванн для кон- редаваеультатения илтановиумме б лью ние помеУстройство оного сиг- НЕ 1 и 2, 8, три опитель же полут явился п ка выдел 7(21) 4020151/2 (22) 09. 12,85 (46) 30.08.87, (72) П,Л.Астра (53) 681. 325 ( (56) Авторское В 780804, кл,Авторское с У 1012451, кл. 9, дешифратор 10 коммутатор 11, блок12 памяти, блок 13 выделения максимального кода, блок 14 выделения минимального кода, входы 16, 17 и 18,выход 19. Изобретение позволяет повысить точность обнаружения ошибок,так как введенные блоки совпадения иобъединения с соответствующими связями дают возможность накопителю дополнительно производить операции сложения или вычитания в те полутактовыеинтервалы, когда на выходе блока выделения максимального (или минимальда появляется первыи импульс, щ ошибкой в сигнале. В реэтого дополнительного слои вычитания цифровая сумма ся соответствующей цифровой зошибочного сигнала в том актовом интервале, когда поервый импульс на выходе блоения максимального (или миго) кода. 2 ил.5 10 15 Изобретение относится к техникеэлектрОсвязи и может быть использовано в цифровых линиях связи для контроля линейного сигнала, передаваемого в кодах В 1 Р, СМ 1 и ЭМ 1.Целью изобретения является повышение помехоустойчивости устройства.На фиг.1 представлена структурнаясхема устройства для обнаружения ошибок цифрового сигнала; на Фиг.2временные диаграммы, иллюстрирующиеработу устройства.Устройство для обнаружения ошибокцифрового сигнала содержит первыйи второй 2 элементы НЕ, первый 3 ивторой 4 элементы И, элементы ИЛИ5 и б, третий 7 и четвертый 8 элемен 1ты И, накопитель 9, дешифратор 10,коммутатор 11, блок 12 памяти, блок13 выделения максимального кода, блок14 выделения минимального кода, элемент ИЛИ 15, 16 - 18 - входы устройства, выход 19 устройства,Устройство работает следующим образом.На вход 16 подается последовательность импульсов с частотой следования, равной двойной тактовой частоте (фиг.2 б), на вход 17 подается информационная последовательность цифровых сигналов (Фиг,2 а),Цифровая сумма в устройстве подсчитывается в накопителе 9. С выхода первого элемента НЕ 1 на вход накопителя 9 поступают импульсы двойной тактовой частоты в инверсном виде а на другие входы накопителя 9 поступают разрешающие сигналы соответственно с выхода элементов И 7 и 8. При наличии на втором входе накопителя 9 сигнала высокого уровня в нем происходит процесс сложения поступающих на первый вход импульсов. При наличии сигнала высокого уровня на. третьем входе накопителя 9 в нем идет обратный процесс - вычитание из записанной суммы импульсов, поступающих на первый вход накопителя 9, Сумма импульсов, содержащаяся в накопителе 9, отражается состоянием его выходов. Таким образом, накопитель 9 может содержать цифровую сумму сигнала в коде в пределах от 0 до 2 для сигналов в кодах В 1 Р и 0 М 1 и от 0 до 3 для кода СМ 1, Эти пределы цифровых сумм строго определяются структурой сигналов в этих кодах при отсутствии ошибок,30 35 40 45 50 55 Дешифратор 10 предназначен для определения состояния накопителя 9, н частности высокий уровень сигнала на втором выходе дешифраторв 10 (фиг.2 и) свидетельствует о наличии в накопителе 9 суммы, равной трем, Высокий уровень сигнала на первом выходе дешифратора 10 свидетельствует о наличии суммы, равной двум (Фиг.2 к), а высокий уровень на третьем выходе дешифратора 10 свидетельствует о наличии нуля (фиг.2 л). Вся эта информация с выходов дешифратора 10 поступает в блок 12 памяти для последующего анализа. На первый вход блока 12 памяти поступает через коммутатор 11 сигнал либо с второго, либо с первого выхода дешифратора 10, 1 ри наличии высокого уровня навходе 18 устройства коммутатор 11пропускает сигнал с второго выхода дешифратора 10, что соответствуетанализу кода СМ 1. При низком уровнена входе 18 устройства коммутатор 11 пропускает сигнал с первого выходадешифратора 10, что соответствует режиму проверки кодов В 1 Г и РМ 1, На"второй вход блока 12 памяти постоянно поступает сигнал с третьего выхода дешифратора 10, а на третий - сигналдвойной тактовой частоты (фиг.2 б),обеспечивающий запись информации вблок 12 памяти,1Если блок 12 памяти фиксирует наличие цифровой суммы, отличной отмаксимальной или минимальной, то наего первом и втором выходах появляются сигналы высокого уровня (фиг.2 в,г), поступающие на входы соответственно элементов И 3 и 4. Цифроваясумма для сигнала в коде СМ 1 (фиг,2 а)проставлена под его временной диаграммой, а стрелками на фиг.2 а помечены ошибочные символы сигнала в коде, Реакция блока 12 памяти на изменение цифровой суммы сигнала (фиг,2 а)задержана на половину тактового интервала относительно сигнала из-зазадержек на четверть тактового интервала в накопителе 9 и блоке 12 памяти. При высоких уровнях на первыхвходах элементов И 3 и 4 (фиг,2 в,г)элемент И 3 Формирует выходной сигнал (Фиг.2 д) высокого уровня при высоком уровне сигнала на входе 17 устройства (фиг.2 а), поступающего наинверсный вход эдемента И 3 в инверсном виде с выхода второго элемента133437 НЕ 2, при низком уровне сигнала(фиг.2 а) элемент И 3 формирует сигналнизкого уровня, элемент И 4, наоборот, формирует сигнал (фиг.2 е), в5котором высокий уровень присутствуетпри низком уровне сигнала (фиг.2 а),а низкий - при высоком уровне сигнала (фиг.2 а). Высокий уровень сигнала, появившийся на выходе элемента 10И 3 (фиг.2 д), приводит к появлениювысокого уровня на выходе элементаИ 7 и разрешает сложение в накопителе 9. Высокий уровень сигнала навыходе элемент И 4 (фиг.2 е) вызывает появление высокого уровня на выходе элемента И 8 и разрешает вьчитание в накопителе 9.Если блок 12 памяти фиксирует максимальную цифровую сумму для данногокода, то на втором выходе блока 12памяти появится (с задержкой относительно сигнала на фиг.2 а на половину тактового интервала) сигнал низкого уровня (фиг2 в), который вызывает появление низкого уровня в выходном сигнале элемента И 3 (фиг.2 д)независимо от уровня цифрового сигнала (фиг.2 а). В этом случае при отсутствии ошибок в цифровом сигнале Зо(фиг.2 а) на выходе элемента И 7 присутствует сигнал низкого уровня, запрещающий накопителю 9 производитьсуммирование. В это время на выходе элемента И 4 (фиг.2 е), а значит35и элемента И 8 присутствует сигналвысокого уровня, разрешающий вычитание в накопителе 9,Если блок 12 памяти фиксируетнулевую цифровую сумму, то на егопервом выходе появится сигнал низкого уровня, вызывающий появление низкого уровня в выходном сигнале элемента И 4 (фиг.2 е). В этом случаепри отсутствии ошибок на выходе элемента И 8 присутствует сигнал низкого уровня, а на выходе элемента И 3(фиг,2 д), а значит и элемента И 7присутствует сигнал высокого уровня,в результате накопитель 9 производит50суммирование.Из-за наличия ошибок в цифровомсигнале (фиг.2 а) возникают ситуации,когда в выходных сигналах элементовИ 3 и 4 (фиг.2 д,е) одновременно присутствует низкий уровень, Эти ситуации возникают либо при максимальнойцифровой сумме, когда на четвертомвыходе блока 12 памяти имеется сиг 74нал низкого уровня (фиг.2 в), а низкий уровень сигнала (фиг.2 е) на выходе элемента И 4 определяется высоким уровнем сигнала (фиг.2 а), либо при минимальной цифровой сумме, когда элемент И 4 закрыт низким уровнем сигнала (фиг.2 г) на втором выходе блока 12 памяти, а низкий уровень сигнала (фиг.2 д) на выходе элемента И 3 обусловлен низким уровнем сигнала (фиг,2 а).При одновременно низких уровнях сигналов (фиг.2 д,е) на выходах элементов И 3 и 4 появляется импульс высокого уровня на выходе элемента ИЛИ 5 (фиг,2 ж), если на втором выходе блока 12 памяти высокий уровень сигнала (фиг.2 в) или появляется импульс высокого уровня на выходе элемента ИЛИ 6 (фиг.2 з), если высокий уровень сигнала имеется на первом выходе блока 12 памяти (фиг.2 г). Импульсы высокого уровня (фиг.2 ж, з), пройдя через элементы И 7 и 8, дополнительно разрешают накопителю 9 произвести соответственно одно сложение или одно вычитание (в цифровой сумме, проставленной под временной диаграммой на фиг.2 а, эти дополни" тельные сложения и вычитания в отдельных тактовых интервала отражены в виде дробей, знаменатель которых -цифровая сумма после дополнительного сложения или вычитания).1Блок 12 памяти, кроме управления работой накопителя 9, формирует на четвертом и третьем выходах сигнала (фиг.2 н,м), представляющие собой задержанные на четверть тактового интервала сигналы нулевой цифровой суммы на третьем выходе дешифратора 10 (фиг.2 л) и максимальной цифровой суммы с выхода коммутатора 11 (в рассматриваемом примере сигнала на фиг. 2 и) . По импульсам высокого уровня сигнала(фиг.2 м) блок 13 выделения максималь"ного кода формирует импульсы (фиг.2 о)при высоКом уровне сигнала на входе17 устройства (фиг,2 а). По импульсам высокого уровня сигнала (фиг.2 н) блок выделения минимального кода формирует импульсы (фиг2 п) при высокомуровне выходного сигнала второго элементаНЕ 2, инверсного сигналу на фиг.2 а.Блок 15 формирования сигнала ошибкиобъединяет импульсы выходных сигналов блоков 13 и 14 выделения максимального и минимального кодов (фиг,2 о, 5133 п), образуя сигнал (фиг,2 р), каждый импульс которого соответствует одной ошибке в цифровом, сигнале (фиг,2 а).Как видно из временных диаграмм (фиг.2), каждая отдельная ошибка в цифровом сигнале (фиг.2 а) приводит к появлению только одного импульса на выходе блока 13 выделения максимального кода (фиг.2 о) или блока 14 выделения минимального кода (фиг.2 п), причем в том же полутактовом интервале, когда появляется импульс на выходе блока 13 или 14, цифровая сум" ма в накопителе 9 приводится к нормальной величине, свойственной цифровому сигналу без ошибок.Формула изобретенияУстройство для обнаружения ошибок цифрового сигнала, содержащее первый элемент НЕ, выход которого подключен к первому входу накопителя, блок выделения максимального кода и блок выделения минимального кода второй элемент НЕ, выход которого соединен с инверсным входом первого элемента И и вторым входом блока выделения минимального кода, выходы накопителя подключены к соответствующим входам дешифратора, первый и второй выходы которого подключены к соответствующим входам коммутатора, выход которого соединен с первым входом блока памяти, первый выход которого соединен с прямым входом второго элемента И, второй, выход - с прямым входом первого элемента И, третий и четвертый выходы блока памяти подключены соответст-. 43776венно к второму входу .блока вьщеления максимального кода и третьемувходу блока выделения минимального 5кода выход которого соединен с перФвым входом первого элемента ИЛИ, второй вход которого подключен к выходублока вьщеления максимального кода,а выход является выходом устройства,третий выход дешифратора подключенк второму входу блока памяти, третийвход которого объединен с входом первого элемента НЕ и является первымвходом устройства, третий вход блокавыделения максимального кода объединен с инверсным входом второго элемента И и входом второго элемента НЕи является вторым входом устройства,, третий вход коммутатора является третьим входом устройства, о т л и ч аю щ е е с я тем, что, с целью повышения помехоустойчивости устройства,в него введены третий и четвертый элементы И и второй и третий элементы ИЛИ, 25 выход первого элемента И подключен кпервым входам второго и третьего элементов ИЛИ и третьего элемента И, выход второго элемента И соединен свторыми входами второго и третьегоэлементов ИЛИ и первым входом четвертого элемента И, третьи входы второго и третьего элементов ИЛИ подключены соответственно к второму и перному выходам блока памяти, выходывторого и третьего элементов ИЛИ подключены к вторым входам соответственно третьего и четвертого элементовИ, выходы которых соединены соответственно с вторым и третьим входаминакопителя..Пилипенко рре каз 3980/57В аж 901ого комитета СССй и открытийРаушская наб Тир НИИПИ Государствен по делам изобретен 113035, Москва, Ж