Устройство для управления 2 -ячейковым преобразователем напряжения

(59 4 Н 02 М 5/48 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ ПИСАНИЕ ИЗОБРЕТ К АВТОРСКОМУ ЕПЬСТВУ(21) 4029238/2 (22) 28,02,86 (46) 30.07.87(71) Научно-ис тут автоматики Томском инстит систем управле Бюл, Р 28ледовательский ини электромеханики диоэлектроники(72) Н (53) 6 (56) Тар фазная м В кн.: Э ческие с зации те Томск: ИАвтор У 105168 те автоматизированных Музыченко и А.В.Шарапов 316;727 (088.8)скин А,В. Многозонная многодуляция и ее особенности. ектромеханические и электристемы и устройства автоматинологических процессов, д-во ТГУ, 1981, с.91-93. кое свидетельство СССРкл. Н 02 Р 13/16, 198(54) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ 2"ЯЧЕЙКОВЫМ ПРЕОБРАЗОВАТЕЛЕМ НАПРЯЖЕНИЯ(57) Изобретение относится к электротехнике и может использоваться в импульсных стабилизаторах, усилителяхмощности, Целью изобретения являетсяповьнпение точности и быстродействия.В данном устройстве поля разверток итактовые интервалы преобразовательных ячеек сдвинуты по фазе на угол1/2 . Это позволяет при суммированиинапряжений ячеек реализовать на нагрузке преобразователя многозонную модуляцию. Нулевые паузы симметричноразмещаются в интервале полупериодатактовой частоты и не накладываютсядруг на друга, что позволяет увеличить точность преобразования. 3 ил.Изобретение относится к электротехнике, .в частности к преобразоваии.о и регулированию переменного ипостоянного напряжений, и может найсти применение в многофазных импульсных стабилизаторах, амплитудных модуляторах, усилителях мощности системах электропитания аппаратуры средствсвязи и радиоэлектроники. 10Цель изобретения - повышение точности и быстродействия устройства.На фиг.1 приведена функциональнаясхема устройства; на Фиг.2 - блоксумматоров; на фиг. 3 - схема ячейки 15преобразователя.Устройство для управления 2 ячейковым преобразователем напряжения(Фиг.1) содержит п-разрядный формироВатель 1 кода управления и (и+1)-раэрядный двоичный счетчик 2, счетныйвход которого подключен к генератору3 импульсов. Выходы млацших (п-К)разрядов формирователя 1 и двоичногосчетчика 2 подключены к входам сравнения (и-К) -разрядного цифрового компаратора 4, выход переноса которогоподключен к входам переноса блока 5из 2 К-разрядных цифровых компараторов, выходы которых предназначены 30для подключения через логическийузел к управляющим входам преобразовательных ячеек 6, Выходы старших(К+1) разрядов двоичного счетчика 2подключены к входам блока 7 из 2"сумматоров (К+1)-разрядного кода,выходы старшего разряда которыхпредназначены для подключения черезлогический узел к управляющим входампреобразователей ячеек 6. Первые входы сравнения цифровых компараторов5 подключены к выходам старших Кразрядов формирователя 1, вторыевходы сравнения - к выходам младшихК разрядов кода 7.45Блок 7 (фиг.2) содержит 2 (К+1)разрядных двоичных сумматоров 8, первые суммирующие входы которых образуют входы блока, вторые суммирующиевходы предназначены для подачи уровней, соответствующих (К+1)-разрядному двоичному коду чисел от О до 2 -1К(000)00..1,011). Выходы сумматоров 8 (У, У .У ) образуютвыходы блока 7. 55Логический узел состоит из элементов И 9 и 10, подключенных к ключампреобразователя, состоящего из ключей 11 - 14 и элемента НЕ 15,Запись= 1,2" (фиг,1) означает,кчто ь пробегает значения от 1 до 2с шагомПри аналоговом сигнале управления 11 (Фиг,1) формирователь кодауправления может быть выполнен в виде АЦП, тактовый вход которого подключен к генератору 3.Принципработы устройства состоитв следующем.Каждый из К-разряднык цифровыхкомпараторов блока 5 совместно с(и)-разрядным цифровым компаратором 4 образует и-разрядный цифровойкомпаратор, формирующий ШИМ-сигналуправления -й ячейки 6 в результате сравнения кода управления с кодомразвертки .-го канала.Для первого канала код разверткиФормируется на выходах младших иразрядов счетчика 2, а тактовый сигнал формируется на выходе старшегоразряда счетчика 2 (сумматор 8 блока 7 первого канала повторяет кодстарших (К+1) разрядов счетчика 2и может быть исключен). Полупериодтактовой частоты преобразователясоставляет 2 периодов колебаний генератора 3,Код развертки и тактовый сигналдля (-го канала Формируются путемсдвига по фазе выходных сигналовсчетчика 2 на величину, равную( в -) полупериода напряжения так 2Ктовой частоты. Для 2 ячейкового преобразователя такой сдвиг может бытьосуществлен путем добавления к кодусчетчика 2 двоичного кода числа,рав 2(з.-1)ь-Кного или 2 (з.-1) с2игнорированием результата суммы в(и+2)-м разряде. При этом во всехканалах коды развертки младших (и-К)разрядов совпадают, что позволяет вкачестве их использовать выходы младших (п-К) разрядов двоичного счетчика 2, а сравнение этих сигналов ссоответствующими разрядами кода управления осуществить в общем цифровом компараторе 4.Преобразование кода старших (К+1)разрядов счетчика осуществляется вкаждом канале с помощью сумматора 8(Фиг.2) путем суммирования этого кода с кодом числа -1. На выходе суммы (К+1) разряда формируется такто 132725010 двух элементов И, выходы которых ды,; соответствующие номеру (К+1)-раз 50 рядного сумматора в блоке из 2" , (К+1)-разрядных сумматоров,вый сигнал 1.-й ячейки,а на выходах младших К разрядов сумматора 8 - код старших К разрядов развертки, который сравнивается в цифровых компараторах блока 5 со старшими разрядами кода управления. При серийном производстве блок 7 сумматоров 8 можно выполнить на микросхеме ПЗУ, для программирования которой используются выходные сигналы блока 7, реализованного на сумматорах (фиг.2).Функции формирователя 1 кода управления может выполнять АЦП, тактирование работы которого удобно производить от генератора 3.Таким образом, поля разверток и тактовые интервалы преобразовательных ячеек сдвинуты по фазе на угол- Км/2 , что позволяет при суммировании напряжений ячеек реализовать на нагрузке преобразователя многозонную многофазную модуляцию. Выходной сигнал формируется в 2 зонах и имееткпо сравнению с одноканальной ШИМ в к2 раз меньший уровень пульсаций и в 2 к раз большую их частоту. Нулевые паузы симметрично размещаются в интервале полупериода тактовой частоты и не накладываются друг на друга,что позволяет увеличить точность преобра - зования по сравнению с прототипом.Предлагаемое устройство позволит выполнить условия, равноценные увелиКчению в 2 раз тактовой частоты преобразователя, а в прототипе - лишь в 2 раза. Следовательно, при одинаковой тактовой частоте быстродействие преобразователя может быть увелик чена в 2 раз по сравнению с прототипом. Кроме того, устройство обеспечивает высокую надежность и помехоустойчивость, серийнопригодность. Формула изобретения Устройство для управления 2 ячейковым преобразователем напряжения, каждая ячейка которого представляет собой мостовую ключевую схему с анодной и катодной группами ключей, со 15 20 25 30 35 40 45 держащее п-разрядный формирователькода управления, вход которого предназначен для подключения к источникусигнала управления, генератор импульсов, выход которого соединен с (и+1)разрядным двоичным счетчиком, логический узел по числу ячеек преобразователя, состоящий иэ элемента НЕ и предназначены для подключения к управляющим входам одной группы ключей, вход и выход элемента НЕ подключены к первым входам элементов И и предназначены для подключения к управляющим входам другой группы ключей, вторые входы элементов И объединены, о т л и ч а ю щ е е с я тем, что, с целью повышения точности и быстродействия управления, оно снабжено (и-К)-разрядным цифровым компаратокром, блоком из 2 К-разрядных цифрок вых компараторов, блоком из 2 (К+1)- разрядных сумматоров, причем первые (и-К) разрядов и-разрядного формирователякода управления и (и+1)-разрядного двоичного счетчика соединены с первым и вторым входами (и-К)-разрядного цифрового компаратора, выход которого соединен с входами переноса всех К-раэрядных цифровых компараторов, первые информационные входы которых объединены и соединены с последними К разрядами и-разрядного формирователя кода управления, а вторые информационные входы соединены с младшими К разрядами выходов блока из 2 (К+1) -разрядных сумматоров, (К+1)-е разряды которых соединены с входами соответствующих элементов НЕ, первые входы всех (К+1)-разрядных сумматоров объединены и подключены к (К+1) последним выходным разрядам (п+)-разрядного двоичного счетчика, выходы блокакиз 2 К-разрядных компараторов подключены к вторым входам соответствую" щих элементов И, на вторые входы (К+1)-разрядных сумматоров поданы ко 13272501327250 оставитель С.Лузанехред Л. Олийнык ектор А. Зимокосо едактор М,Дыпын Заказ 3406 53 Тираж 659 ВНИИПИ Государственного комитета ССС по делам изобретений и открытий 113035, Москва, Ж, Раушская наб.