Запоминающее устройство с самоконтролем

.И. Жуков аратныи вых выч сли - раветс ьство СССР29/00, 1980,у. йс ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИ ПИСАНИЕ ИЗОБР АВТОРСНОМУ С(56) Путинцев Н,Д. Апроль управляющих цифртельных машин. - М,:дио, 1966, с. 276.Авторское свидетел9 951406, кл. С 11 С(57) Изобретение относится к вычислительной технике и может быть использовано в отказоустойчивых микропроцессорных системах, Цель изобретения - повышение надежности устройства за счет использования информационной избыточности современныхБИС 3 Введение в запоминающееустро тво с самоконтролем преобра1249592 эцвателей 1-13 кодов и связанных сними цепей управления ( формирователя20 управляющих сигналов, элементов18 и 19 задержки ), служащих соответ -ственно для преобразования адресов,1Изобретение относится к вычислительной технике, в частности к запоминающим устройствам (ЗУ) .Цель изобретения - повышение надежности устройства.На чертеже изображена структурная схема ЗУ с самоконтролем.Устройство содержит накопитель 1,имеющий информационную емкость, неменее, чем в два раза превышающуютребуемую для решения задач, регистр2 адреса, выходной регистр 3 числа,блок 4 контроля на четность, регистр5 контрольной информации, представляющий собой регистр последовательного сравнения, формирователь 6 сигналов ошибки, триггер 7, первый элемент 8 задержки, элемент ИЛИ 9, второй элемент 10 задержки, первую111, вторую 1212 итретью 1313 группы преобразователей кодов, (где ь - количестворазрядов кода адреса, о - количестворазрядов данных, включая контрольныйразряд) и входной регистр 14 числа.Каждый из указанных преобразователейсодержит элемент И-НЕ 15, элементИ 16 и дополнительный элемент ИЛИ 17.Устройство также содержит третий 18и четвертый 19 элементы задержки,формирователь 20 управляющих сигналов, выполненный в виде дифференцирующего элемента.Формирователь 6 содержит элементНЕ 21, дополнительный триггер 22,группу элементов И 23-25 с первогопо третий соответственно и дополнительный элемент И-НЕ 26,Устройство имеет адресные входы27, информационные входы 28, первый29 и второй 30 управляющие входы,информационные выходы 31 и управляющие выходы: выход 32 сигнала "Готовность", выход 33 сигнала "Разрешение записываемой и считываемой информации, позволяет обеспечивать обнаружение всех кратных и некратных ошибок и исправление всех некратных ошибок.2 з,п. ф-лы, 1 ил. считывания", выход 34 сигнала "Кратная ошибка", выход 35 сигнала "Одиночная ошибка" и выход 36 сигналов"Неисправные разряды5 Устройство работает следующим образом.В накопитель 1, состоящий из БИСоперативной или электрически програм.мируемой памяти, количество адресовв каждой из которых по крайней мерев два раза превышает необходимую дляобеспечения работы вычислительногоустройства, производится запись информации. При этом на входы ЗУ поступает от арифметического или программирующего устройства (не показаны)код адреса по входам 27, код записываемого числа по входам 28, включаякод контрольного разряда, признакзаписи по входу ЭО,После поступления на вход 29 управляющего сигнала ("Запрос ЗУ) поего переднему фронту происходит запись входной информации в регистры2 и 14, Триггер 7 устанавливается вположениесоответствующее адресампервой половины накопителя. Черезформирователь 20 происходит установка в исходное состояние триггера 2230 формирователя 6 сигналов ошибки ивсех триггеров регистра 5. Управляющий сигнал с входа 29 через элементИПИ 9 и элемент 18 задержки поступает также на входы выбора кристаллавсех БИС ЗУ в момент времени, когдана адресные и информагионные входывсех БИС накопителя уже подан кодадреса и числа,Таким образом, в накопитель 1 в40 первом такте работы устройства информация в соответствующие адреса записывается в прямом коде. По истечениивремени, определяемого элементом 8задержки, переключается триггер 7.При этом в блоках 11 и 13 разрешается прохождение кодов адреса и записываемого числа по цепи: элементы И-НЕ 15, элементы ИЛИ 17.5 10 На соответствующие входы накопителя 1 во втором такте обращения к ЗУ оказывается приложенным инверсный код адреса и инверсный код записываемого числа. Задержанный на элементе 8 задержки сигнал запроса через элемент ИЛИ 9 и элемент 18 задержки поступает на входы выбора кристалла всех БИС накопителя 1.15 При этом инверсный код числа записывается в адрес, код которого инверсен коду адреса, по которому произведена запись числа в первом такте обращения к ЗУ. Этот адрес схематехнически и топологически привязан к совершенно другим, чем в первом такте, строкам и столбцам матрицы накопителя 1 и выбирается совершенно другими ячейками дешифраторов строк и столбцов. По истечении времени,25 определяемого элементом 10 задержки, на выходе устройства 32 появляется сигнал "Готовность", разрешающий следующее обращение к ЗУ. Аналогичным образом производится запись информации во все адреса ЗУ.При считывании информации на входы ЗУ поступает от арифметического устройства код адреса по входам 27 и признак считывания по входу 30. 35По переднему фронту поступающего на вход 29 управляющего сигнала производится запись в регистр 2 кода адреса . Триггер 7 устанавливается в положение, соответствующее адресам 40 первой половины накопителя, через формирователь 20 подтверждается исходное состояние триггера 22 формирователя 6 сигналов ошибки и всех триггеров регистра 5, Управляющий 45 сигнал с входа 29 через элемент ИЛИ 9 и элемент 18 задержки поступает также на входы выбора кристалла всех БИС ЗУ в момент времени, когда на адресные входы всех БИС накопите ля уже поданы код адреса старшего разряда с триггера 7 и коды адреса всех остальных разрядов с регистра 2 через элементы И 16 и элементы ИЛИ 17 соответствующих блоков 11, На 55 соответствующие входы каждой БИС накопителя 1 подан также признак считывания с входа 30. По истечении времени, равного времени выборки БИС накопителя, считанная информация через элементы И 16 и ИЛИ 17 блока 12 поступает на входы регистра 3, на управляющий вход которого поступает также управляющий сигнал с выхода элемента ИЛИ 9 через элемент 19 задержки, обеспечивающий задержку этого сигнала от 12495921 О 15 20 25 30 35 40 45 50 55 формирователь 6 вырабатывает соответствующий сигнал следующим образом. На один из входов элемента И 23 после проверки считанной информации на четность поступает сггнал ошибки от блока 4, а на другой вход - управляющий сигнал с элемента 19 задержки. При этом на выходе 33 сигнал разрешения считывания отсутствует, а через элемент НЕ 21 срабатывает элемент И 25, в результате чего на его выходе, соответствующем выходу 35 устройства, появляется сигнал одиночной (некрат ной ) ошибки.В зависимости от результатов контроля возможны следующие варианты.Одиночная или любая некратная ошибка зафиксирована только при первом считывании. Тогда с выхода 35 в арифметическое устройство и на пульт оператора (не показан) поступает сигнал одиночной ошибки. При повторном считывании из другой половины накопителя на выходе 33 появляется сигнал "Разрешение считывания".Одиночная ошибка зафиксирована только при повторном считывании. На выходе 35 появляется сигнал одиночной ошибки. В этом случае считанная при первом такте. информация уже используется арифметическим устройством, а полученная с выходов 36 информация о неисправных разрядах может быть использована оператором или автоматом для контроля за состоянием резерва.Одиночная ошибка обнаружена при первом и втором считывании. Эта ситуация соответствует отказу основного и резервного адреса накопителя 1, и вопрос о дальнейшем его использовании решается в зависимости от наличия в системе других средств анализа и коррекции обнаруженной неисправности.1При первом и втором считыванииконтроль по модулю два показываетотсутствие одиночных (некратных)ошибок. В этом случае арифметическое устройство использует информацию, полученную при первом считывании, но в ЗУ производится контрольна отсутствие кратных ошибок следующим образом: информация при первом и втором считывании поступает нарегистр 5, каждый разряд которого представляет собой триггер со счетным входом. Запись информации в каждый разряд регистра 5 производится по переднему фронту сигнала, поступающему с элемента 19 задержки.Если на любой триггер регистра 5 от накопителя при двух последовательных обращениях подается дважды сигнал "Лог, О", то его исходное состояние сохраняется, если же дважды сигнал "Лог. 1", то состояние триггера со счетным входом изменяется дважды и после второго считывания соответствует исходному. Поэтому при совпадении информации первого и второго считывания на каждом выходе 36 устанавливается сигнал "Лог. 1", что соответствует отсутствию неисправности.во всех разрядах накопителя. Если в каких-либо разрядах информация при двух последовательных считываниях различается, то на выходах 36 этих разрядов устанавливается сигнал, инверсный по отношению к исправным разрядам. Тогда на выходе элемента И-НЕ 26 вырабатывается сигнал ошибки. Этот сигнал поступает на один из входов элемента И 24, на другой вход которого подают сигнал "Готовность". Поэтому после второго считывания на выходе 34 устанавливается сигнал "Кратная ошибка". Таким образом, при отсутствии ошибок на выходах 34 и 35 устанавливается (сохраняется ) О", свидетельствующий об отсутствии неисправности, Если в любой половине накопителя имеется одиночная (некратная ) ошибка, то на выходе 35 устанавливается сигнал одиночной ошибки ("1" ), а на выходе 34 - "О", так как формирователь 6 формирует сигнал кратной ошибки при несравнении сигналов считывания в разрядах при условии отсутствия ошибки при контроле по модулю два, что определяется состоянием элемента И 24 и триггера 22. При появлении кратной ошибки, характеризуемой сигналом несравнения в разрядах при отсутствии ошибки при контроле по модулю два, на выходе 35 сохраняется "О", а на выходе 34 появляется "1". С выходов 36 в арифметическое устройство и на пульт оператора выводится информация о неисправных разрядах для оценки состояния накопителя 1 и принятии мер по корректировке крат 1249592ных ошибок, если в системе предусмотрены необходимые для этого аппаратные или программныесредства.Разрешение на последующие обращения к памяти по окончании второго считывания и операции контроля выдается по выходу 32. Ф о р м у я а 1. Запоминающее устройство с самоконтролем, содержащее регистр адреса,входной и выходной регистры числа,регистр контрольной информации, формирователь сигналов ошибки, элементИЛИ, элементы задержки, блок контроля на четность, триггер и накопитель,первый вход которого подключен к первому выходу триггера, первый вход 20которого и первые входы входного регистра числа, регистра адреса, элемента ИЛИ и вход первого элементазадержки являются первым управляющимвходом устройства, выход первого элемента задержки подключен к вторымвходам триггера и элемента ИЛИ и квходу второго элемента задержки,выход которого соединен с первымвходом формирователя сигналов ошибки, вторые и третьи входы которогосоединены соответственно с выходамирегистра контрольной информации иблока контроля на четность, входыкоторых соединены с первым входомфвыходного регистра числа, второйвход регистра адреса является адресным входом устройства, управляющими выходами которого являются выходы регистра контрольной информации, 40формирователя сигналов ошибки и второго элемента задержки, о т л и ч аю щ е е с я тем, что, с целью повышения надежности устройства, внего введены три группы преобразователей кодов с первой по третью, формирователь управляющих сигналов,третий и четвертый элементы задержки, причем первые и вторые входыпреобразователей кодов соединены спервым и вторым выходами триггера,третьи входы преобразователей кодоввторой группы соединены с выходаминакопителя, выходы преобразователейкОдОВ перВой и третьей групп соеди 55нены соответственно с вторым и третьВНИИПИ Заказ 4333/53 Тираж 543 Подписное Произв.-полигр. пр-тие, г. Уж город, ул. Проектная, 4 им входами накопителя, четвертыйвход которого является вторым управляющим входом устройства, выходыпреобразователей кодов второй группы соединены с входами блока контроля на четность, третьи входы преобразователей кодов первой и третьейгрупп подключены соответственно к и з о б р е т е н и я 10 выходам регистра адреса и входногорегистра числа, выход элемента ИЛИсоединен с входами третьего и четвертого элементов задержки, выход третьего элемента задержки подключен кпятому входу накопителя, выход четвертого элемента задержки соединенс вторыми входами регистра контрольной информации и выходного регистрачисла и четвертым входом формирователя сигналов ошибки, пятый вход которого подключен к третьему входу регистра контрольной информации и выходу формирователя управляющих сигналов, вход которого соединен с первымуправляющим входом устройства.2. Устройство по и. 1, о т л ич а ю щ е е с я тем, что каждый изпреобразователей кодов содержит элемент И-НЕ, элемент И и дополнительный элемент ИЛИ, выход которого является выходом преобразователя, авходы подключены к выходам элемента И и элемента И-НЕ, входы которыхявляются входами преобразователя.3. Устройство по п. 1, о т л ич а ю щ е е с я тем, что формирователь сигналов ошибки содержит группу элементов И с первого по третий,дополнительный элемент И-НЕ, элементНЕ и дополнительный триггер, причемвыход дополнительного элемента И-НЕподключен к первому входу второгоэлемента И группы, второй вход которого соединен сапервым выходом дополнительного триггера, выход элементаНЕ подключен к одному из входовтретьего элемента И группы, второйвыход дополнительного триггера ивыходы элементов И группы являютсявыходами формирователя, входами которого являются входы дополнительногоэлемента И-НЕ и триггера, входы элемента НЕ и первого элемента И группы,а также третий вход второго элемента И и другие входы первого и третьего элементов И группы.