Реле времени

/28 Н 4 Н 03 СУДАРСТВЕННЫИ КОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ИСА Е ИЗОБРЕТЕНСВИДЕТЕЛЬСТВУ(56) Авторское свидетельство СССРР 600730, кл. Н 03 К 17/26, 1978.Авторское свидетельство СССРКф 917347, кл. Н 03 К 17/28, 1981.(57) Изобретение относитсятике и может быть использов втома истемах автоматического упр ия. Цель изобретения - увел ремени задержки. Устройство житинтегратор 1, включающий ционный усилитель 2, резисто онденсатор 4 и ключ 5, Исто л чен опера 3,ики д. Тг К АВТОРСКОМ ЯО 12118(10-1)-(10- и) блокировки, каждоекоторых содержит диод 11, резисто12, ключ 13 и сумматор 14. Каждыйнечетный источник 6-6 и опорного нпряжения имеет, например, положительную полярность, а каждый четный - отрицательную. Полярностьисходного напряжения на выходахдифференциальных операционных усилителей (9-1)-(9- и) определяетсяполярностью источников опорногонапряжения. В описании приведенывременные диаграммы, поясняющиеработу устройства. 1 з.п. ф-лы.2 илПэобретецие относится к автоматике и может быть использовано всистемах автоматического управления, а также для построения программных устройств.Пель изобретения - увеличение времени задержки.На фиг.1 представлена структурная схема устройства; на фиг,2 временная диаграмма работы устройства.Устройство содержит интегратор 1 на операционном усилите,пе 2, резистор 3, конденсатор 4, ключ 5, источники опорного напряжения 6,-6 первый резистор 7, -7 п, второй ре - зистор 8-8 ,компараторы ца операционных усилителях 9-9, устройства блокировки 10, -10, каждое из которых содержит диод 11, третий резистор 12, ключ 13 и сумматор 14,Устройство содержит интегратор 1 в виде операционного усилителя Е с времязадающим конденсатором 4 в цепи отрицательной обратной связи, параллельно которому включен ключ 5, управляющий вход которого соединен с входной шиной устройства, Выход интегратора 1 через резистор 7 -7 связан с инверсными входами компараторов на операционных усилителях 9-9, прямые входы которых через резисторы 8,-8 п подключены к источникам б, -б опорного напряжения, выходы связаны с выходами устройства.В устройстве источники опорного напряжения б,-бц через резисторы 8,-8с прямыми входами компарато - ров ца операционных усилителях 9,-9, инверсные входы которых через резисторы 7 -7 п соединены с выходом интегратора 1. В каждом из устройств блокировки (где И2, нечетное) 10-10, два входа связаны с выходом соответствующего компаратора на операционном усилителе 9-9и общей шиной устройства, управляющий вход подключен к шине сброса, а выход подключен к прямому входу соответствующего компаратора 9-9. При этом, выходы каждого компаратора 9 -9 и подключены к входам сумматора 14, выход которого подключен к рабочему входу интегратора 1, выходы каждого из и компараторов 9-9подключены к дополнительным выходам Вых,1-Якх, И устройства.121187 Минимальная степень различиядвух соседних уровней опорных напря:д;ений / ь 0, / определяетсястатической ошибкой примененноготипа операционного усилителя, приведенцой к его выходным клеммам,т.е. /лОоп /" "/" см /При общем нечетном числе компараторов на операционных усилителях9,-9 количество одинаковых исходных состояний выходных напряжений 1Каждый нечетный источник опорного .апряжения, 6 - 6имеет например,положительную полярцость,а каждыйчетный источник опорного напряжения б, -б , - отрицательную.Каждое из устройств 10-10 блокировки содержит последовательныедиод 11 и резистор 12, соединенный,в свою очередь, с первым входомустройства блокировки. Диод 11 соединен с выходом устройства блокировки, общая точка соединения диода и резистора через замыкающийключ 13 подключена к второму входуустройства блокировки, при этомуправляющий вход ключа 13 связан с.управляющим входом устройства блокировки,Работа реле времени происходитследующим образом.1. Исходное состояние,При замкнутом ключе 5 напряжение на выходе интегратора 1 - о== 0 даже при наличии входного напряжения 1, поступающего на его выходе сумматора 14,Полярность исходного напряжения на выходах дифференциальныхоперационных усилителей 9-9где и2, нечетное число) определяется полярностью источников опорных напряжений б-бп, а уровень выходного напряжения - (Р;( определяется примененным типом операционного усилителя и уровнем биполярно 35го напряжения источников постоянного тока, питающего устройство,Установочные уровни напряженийисточников опорных напряжений(О ; ) должны уменьшаться от своего40максимального значенияОоп ) мах всоответствии с порядковым номером-го компаратора на операционномусилителе 9-9(2) 50 55 нечетных комцяраторов должно превы - шать ца единицу количество одинаковых исходных состояний выходных напряжений четцьк компараторов.Результат сложения отдельных исхадцых составляющих выходных цапряжешш операционных усилителей может быть как положительного, так иотрицательного знака. Необходимымусловием является приоритет знаканечетных порядковых номеров компараторов 9-9.В исходном состоянии уровень иполярность выходцого напряжения ком.параторов 9, - 9-Е; // П ,; / тако.вы, что диод 11 цаходится в запертом состоянии и цепь положительнойобратной связи разомкнута,Резистор 12 является ограничительным элементом, препятствующимувеличению выходного тока компараторов 9 выше предельного значенияв момент поступления команды "Сброс",осуществляющей обрыв цепи положительной обратной связи замыканием общей точки соедицеция резистора 12 и диода 11 на общую шинуустройства,Выходное чапряжение - (Е )матора 14 определяется выражением:(ЕГ= Г(Е,(КЛЕ,/к(Е,(к, - - Е ., Г Л ,. (ЕГ к ( ) ьц сг 21. п- и. ( 1 ) с, - Е - выходные напряжениякомпараторов 9,-9; передаточные коэффициенты по отдельным п входам сумматора 14 В частном случае, при Лля схемы ца фиг.1 напряжениебудет отрицательного знака.В качестве времязадающего устрой ства 1 на фиг.1 представлена схема интегратора, содержащего 10 -цепь и операционный усилитель, конденсатор 4 расположен в обратной связи операционного усилителя 2, а входной резистор 3 является входным сопротивлением интегратора.2. Режим формирования временныхГ задержек командного сигнала С,)11 ри подаче в момент 1, цз управ,пяющий вход ключа 5 командного сигнала он размьцается и конденсатор 4 начинает заряжаться в соответствии с выражением: где (и, - напряжение на выходе интегратора 1,постоянная времени интегратора,текущее значение времени.При достижении текущим уровнем напряжения (Епг) равного значению опорного напряжения (11,п), происходит скачкообразное изменение состояция компаратора 9, в результате чего происходит изменение исходной полярности его выходного напряжения ца обратное.Это напряжение поступает на соответствующий выход устройства, сигнализируя о временной задержке командного сигнала на 1 этапе: Диод 11 блокировочного устройства 1 Ип отпирается и замыкает цепь положительной обратной связи, перево дя компаратор 9 п в режим "памяти" но вого состояния.Для устойчивости работы компараторсв 9-9, в режиме "памяти" необходимо выполнение двух условий:; .Лп,8, В 1 г - . (б)ПЬЬ . Ь В результате перемены знака выход. ного напряжения компаратора 9 п полярцость управляющего напряжения на выходе сумматора 14 изменяется.Начинается процесс перезаряда. конденсатора 4 в соответствии с выра. 45 жением"ог /опп / п:(7) При достижении текущим уровнем напряжения (ог) значения опорного напряжения (О, ) происходит скачкообразное изменение состояния компаратора 9, на обратное,Это напряжение поступает на второй выход устройства, сигнализируя о временной задержке командного сигнала на 11 этапе:г(и(+(О., ГТ, (8)мп (Е Г1 Оп 1 (1 Оз/ 30 Диод 11 устройства 10 и., блокировки отпирается и замыкает цепь положительной обратной связи, пере водя компаратор 9 , в режим памяти" нового состояция,Вновь начнется процесс перезарядки конденсатора 4 до момента достижения текущим уровнем напряжения (8 ) значения опорного нар я (и) тд.Временная задержка командного сигнала на 1-м выходе 1-го компаратора определяется выражением: К общем случае, гибкая вариация передаточными коэффициентами по входам сумматора 14 позволит формировать любые временные соотношения между отдельными сигнальными выходами устройства.3. Режим восстановления устройства в исходцое состояние,11 осле изменения знака напряженияна выходе всех компараторов 9,-9,1они переходят в режим памяти нового состояния, противоположный исходному.11 осле окончания действия командного сигнала конденсатор 4 возвращается в исходное нулевое значение, цо выходные напряжения компараторов не меняют своего знака и уровня.1 Для приведения устройства в исходное рабочее состояние необходимо подать импульс команды "Сброс", воздействующей на ключи 13 каждого устройства блокировки, при этом общие точки соединения диода 11 и резистора 12 в каждом устройстве блокировки соединяются шиной, разрывая тем самым цепи положител ных обратных связей компараторов 9-9 которые скачком возвращаются в исходное состояние. 5 10 5 20 35 40 45 Фор мула цзобретеия 1, Реле времени, содержащее интегратор, управляющий вход которого соединен с. управляющим зходом устройстьа, источник опорцого напряжения и компаратор на операционном усилителе, о т л и ч а ю щ е е с я тем, что, с целью увеличеция времени задержки, в него введены (и - 1) источников опорного напряжения (где и2, нечетное), сумматор с и в вхо ми, и устройств блокировки,-1 компараторов на операционных усилителях, причем инверсные входы всех компараторов на операционных усилителях через соответствующий первый резистор. подключены к выходу интегратора, прямые входы через соответствующий второй резистор соединеныс соответствующими источниками опорного напряжения, при этом нечетныеи четцые источники опорного напряжения имеют противоположную полярцость, первый вход каждого из иустройств блокировки соединен с одним из П -входов сумматора, с выходом соответствующего компаратора ца операцйонном усилителе и является выходом устройства, второй вход соединен с общей шиной устройства, управляющий вход подключен к шине сброса, а выход подключен к прямому входу соответствующего компаратора на операционном усилителе, выход сумматора соединен с рабочим входом интегратора.2. Реле по п,1, о т л и ч а ющ е е с я тем, что устройство блоки. ровки содержит последовательную цепочку из третьего резистора и диода, диод соединен с выходом устройства блокировки, третий резистор соединен с первым входом, точка соединения диода и третьего резистора через замыкающий ключ соединена с вторым входом, управляющий вход замыкающего ключа соединен с управляющим входом устроЙства блокировки,оставитель В. Пятецкийехред Т.Тулик Корректор С. 11 екмар фактор К. Волощу каз 650/ иал ППП "Патент", г, Ужгород, ул. Проектная,4 Тираж 818 ВНИИПИ Государственного по делам изобретений и 035, Иосква, Ж, Раушс