Устройство для функционального контроля больших интегральных схем

.П., Носачев В.М.динамического фунших интегральныхя техника", сер.8с. 110-114, рис.ии У 57-18593,Ру Ф )веай ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ДЕЛАМ ИЗОВ ЕТЕНИЙ И ОТН/(54) (57) УСТРОЙСТВО ДЛЯ фуНКЦИОНАЛЬ- НОГО КОНТРОЛЯ БОЛЬШИХ ИНТЕГРАЛЬНЫХ СХЕМ, содержащее блок аналоговых компараторов, первый и второй триггеры, два триггера памяти, выходной триггер, блок задержки, блок коммутации, три входные и выходные клеммы1 клемму для подключения объекта контроля, вход блока аналоговых компараторов соединен с клеммой для подключения объекта контроля, а выходы раздельно соединены с первыми входами триггеров памяти, вторые,ЯО 11 О 9687 входы которых соединены с входомблока задержки и первой входнойклеммой, выходы триггеров памяти раздельно соединены с первым .и вторымвходами блока коммутации, третийвход которого соединен с неинвертиющим выходом первого триггера, а вьход - с первым входом выходноготриггера, соединенного своим выходом с выходной клеммой устройства,о т л и ч а ю щ е е с я тем, что,с целью повышения частоты контроляпутем уменьшения ширины зон неопределенности, выходной, первый и второйтриггеры выполнены в виде 3-триггеров, первые входы первого и второготриггеров раздельно соединены свторой и третьей входными клеммамиустройства, вторые входы указанных,триггеров - с первой входной клеммой,инвертирующий выход первого триггера соединен с четвертым входом блока коммутации, выход блока задержки -с вторым входом выходного триггера,третий вход которого соединен с выходом второго триггера, 1 11096Изобретение относится к контрольно-измерительной технике, а более конкретно к измерительному оборудованию для полупроводниковых приборов и может быть использовано в систе 5 мах автоматического контроля динамического функционирования цифровых узлов электронной аппаратуры.Известно устройство аналогового назначения, содержащее компараторы , "у и "1", подключенные своими входами к контролируемой БИС, схему управления строб-импульсами, связанную с компараторами, коммутатор, входы которого раздельно соединены с вы 15 ходами компараторов и входной клеммой для подключения источника эталонной информации, а выход коммутатора соединен с выходной клеммой для подключения средств обработки результата20 контроля Ц .Недостатком известного устройства является относительно низкая частота контроля.Наиболее близким техническим решением к предлагаемому является устройство, содержащее сопрягаемую цепь состоящую из инвертора и параллельно соединенных диодно-резистивных цепочек, контактное устройство для включения испытуемой БИС, блок аналоговых компараторов, пять триггеров, два из которыхЭ -триггеры памяти, а остальные ЙХ -триггеры, узел коммутации, выполненный на логических элементах И-НЕ, блок коммутации, обра- З 5 зованный двумя логическими элементами И-НЕ и четырехвходовым элементом ИЛИ, линию задержки, инвертор, . два логических элеменга ИСКЛЮЧА 10 ЩЕЕ ИЛИ, шесть входных клемм для подклю О чения источников управляющих сигналов и выходную клемму для вывода результата контроля на информационную обработку 21.Недостатком данного устройства 45 является относительно низкая частота контроля БИС, обусловленная наличием зон неопределенного состояния узлов устройства, имеющих место в начале и конце контролируемого периода. Ширина 50 этих зон определяется разбросом задержек распространения управляющих сигналов, поступающих на К -входы ЙЮ-триггеров и входы логических элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, а также 55 шириной стробирующего сигнала, поступающего на вторые входыЭ-триггеров и через линию задержки - йа входы ло 87 лгических элементов И-НЕ блока коммутации. Так, при выполнении узлов уст 1 ройства на микросхемах ЭСЛ-логики (например, серии 500), имеющих задержки переключения сигналов порядка 3-4 нс, точности установки указанных управляющих сигналов относи-, тельно друг друга порядка +1-2 нс и - длительности стробимпульса 3-5 нс ширина указанных зон составит 10-15 нс,Для гарантированного обеспечения достоверности контроля строб-импульс необходимо устанавливать так, чтобы его длительность не перекрывалась шириной зоны, т.е, не позднее, чем за 10-15 нс до конца периода. Если, например, период контроля равен 100 нс, то строб-импульс устанавливают в интервале 5-85 нс. Это приводит к снижению частоты функционального контроля, поскольку с увеличением частоты уменьшается рабочий интервал, где возможно установление строб-импульса. При этом известное устройство обеспечивает лишь контроль БИС с рабочими частотами, не превышающими 20 МГц (50,0 нс), в противном случае не исключена возможность попадания контролируемого сигнала в зону неопределенности с низкой достоверностью контроляЦель изобретения - повьппение частоты контроля путем уменьшения ширины зон неопределенности.Поставленная цель достигается тем, что в устройстве для функционального контроля БИС, содержащее блок аналоговых компараторов, первый и второйтриггеры, два триггера памяти, выходной триггер, блок задержки, блок коммутации, три входные и выходную клеммы, клемму для подключения объекта контроля, вход блока аналоговых компараторов соединен с клеммой для подключения объекта контроля, а выходы раздельно соединены с первыми входами триггеров памяти, вторые входы которых соединены с входом блока задержки и первой входной клеммой,выходы триггеров памяти раздельно соединены с первым и вторым входами блока коммутации, третий вход которого соединен с неинвертирующим выходом первого триггера, а выход - спервым входом выходного триггера, соединенного своим выходом с выходнойклеммой устройства, выходной,.первыйи второй триггеры выполнены в виде Р-триггеров, первые входы первого ивторого триггеров раздельно соединены с второй и третьей входными клеммами устройства, вторые входы указанных триггеров - с первой входнойклеммой, инвертирующий выход первого 5триггера соединен с четвертым входомблока коммутации, выход блока задержки - с вторым входом выходного триггера , третий вход которого соединенс выходом второго триггера,10При таком выполнении предлагаемоеустройство позволяет исключить Влия-ние на ширину зоны задержек распространения управляющих сигналов, поступающих на 3 -входы управляющих триггеров (первого и второго) за счетодновременного стробирования триггеров памяти и управляющих триггеров)а также исключить влияние длительности строб-импульса на ширину зоны засчет привязки работы выходного триггера к временному положению задержанного строб-импульса и тем самым свести ширину зоны неопределенности кточности установки управляющих сигналов относительно друг друга, т. е, к1-2 нс. Это, в свою очередь, позволило значительно повысить частотуконтроля (до 100 Иц при длительностистроб-импульса 5 нс, т.е, в 5 раз по, ЗОсравнению с известным техническимрешением) .На фиг. 1 изображена функциональ-,ная схема устройства для функциональНОГО контроля БИС по ОДнОмУ ВБВОДУ . 35на фиг. 2 - временные диаграммы, поясняющие работу устройства.Устройство содержит блок 1 аналоговых компараторов, выполненный наусилителях 2 и 3, триггеры 4 и 5 памяти, выходной триггер 6, триггеры 7и 8, блок 9 задержки, блок 10 коммутации, выполненный на логическихэлементах И 11 и 12, ИЛИ 13, клемму14 для подключения объекта контроля, 45входные клеммы 15-17 и выходную клемму 18.Первые входы усилителей 2 и 3 блока 1 аналоговых компараторов соединены с клеммой 14 для подключения 5 Оконтактного устройства с испытуемойБИС (не показано). Вторые входы усилителей 2 и 3 соединены с источниками19 (Оо ) и 20 Що ) опорных напряжеочагний, задающих программируемые значения логических уровней "1" и "0" соответственно. Выходы усилителей2 и 3 раздельно соединены с первыми входами триггеров 4 и 5 памяти,предназначенных для запоминания выходных состояний соответствующихусилителей. Усилитель 2 конструктивно объединен с триггером 4 памяти ивыполнен на микросхеме 597 СА 1. Аналогичным образом усилитель 3 совмещен с триггером 5 в указанной микросхеме. Вторые входы триггеров 4 и 5соединены с первыми входамиЭ -триггеров 7 и 8, входом блока 9 задержки и входной клеммой 15 устройстваТриггер 7 служит для временного хранения сигнала управления выбором соответствующего коммутатора, триггер8 - для временного хранения сигналауправления работой выходного тригге"ра 6, служащего для формирования сигнала, несущего информацию о результате контроля (годен-брак). Триггеры6-8 выполнены на микросхемах 500 ТМ 231.Выходы триггеров 4 и 5 памяти раздельно соединены с первыми входами логических элементов И 11 и 12, образующими первый и второй входы блока 10коммутации; выходы триггера 7 раздельно соединены с вторыми входами этихэлементов, образующими третий и четвертый входы блока 10 коммутации.Логические элементы И 11 и 12 служатдля пропускания сигналов с выходовтриггеров 4 и 5 памяти на логическийэлемент ИЛИ 13 по сигналам управления с триггера 7. Логический элементИЛИ 13 предназначен для пропусканиясигналов на вход выходного триггера6. Блок 10 коммутации выполнен намикросхеме 500 ЛК 117. Второй входвыходного триггера 6 соединен свыходом триггера 8, а третий входтриггера 6 - с выходом блока 9 задержки, служащего для задержки стробимпульса, поступающего на входнуюклемму 15 устройства, на время переключения триггеров 4 и 5 и элементовблока 10 коммутации (в данном случаевремя задержки составляет 6 нс) .Блок 9 задержки выполнен на микросхемах серии 500. Входная клемма 16служит для подключения источникаэталонной информации (не показан),входная клемма 17 - для подключенияисточника управляющих сигналов записи-считывания информации (не показан),а выходная клемма 18 - для подключения средств обработки информациирезультата контроля(не показаны) .Работа устройства при контроле .БИС по одному выводу происходит следующим образом, 11096На входную клемму 14 устройства (входы усилителей 2 и 3 блока аналоговых компараторов) поступает импульсная последовательность (отклик испытуемой БИС на воздействие) с заданной частотой контроля (Фиг. 2 а). В блоке 1 аналоговых.компараторов происходит сравнение сигналов этой11 1 последовательности с уровнями 1 и "0", задаваемыми источниками 19 и 20 10 опорных напряжений. На входную клемму 16 и, следовательно, второй вход триггера 7 поступает сигнал эталонной информации (Фиг 23), на входную клемму 17 (второй вход триггера 8) 15 поступает сигнал .управления работой выходного триггера (Фиг. 2 б) По дос:тижении контролируемым сигналом уровня "О" (фиг. 2 с, момент времени 1 ) срабатывает усилитель 3 блока 1 ана логовых компараторов, и на его выходе формируется сигнал, показанный на фиг. 22. Аналогичным образом в момент времени ь 2 срабатывает усилитель 2 (фиг. 2 у). С приходом стробирующе го импульса на входную клемму 15 и, следовательно,втарые входы триггеров 4-8 (фиг. 2,.момент времени 1), в последние записывается информация установленная на первых входах наз- ЗО ванных триггеров. При этом на выходе триггера 4 устанавливается сигнал, показанный на фиг. 2 м. На выходе триггера 5 - сигнал, показанный на фиг. 2; на прямом и инверсном выходах триггера- сигналы, показанные: на фиг, 2 й,й, соответственно; на выходе триггера 8 - сигнал, изображенный на фиге 2 4 вВыходные сигналы, поступающие с. 40 прямого и инверсного выходов триггера 7 на входы блока 10 коммутации, разрешают прохождение сигналов с вьглодов триггеров 4 и 5 памяти на вход выходного триггера 6. Если на входную 45 клемму 16 (первый вход триггера 7) приходит "1", то через блок 10 коммутации разрешено прохождение сигнала с выхода триггера 4, если "0", то проходят сигналы с выхода триггера 5.Выходная информация с выхода блока 10 коммутации (Фиг. 2 д) посредством задержанного в блоке 9 строб- импульса (фиг. 2 Н, момент времени 4 ) переписывается в триггер 6 при сигнале разрешения с выхода триггера 8 ("0" - сигнал разрешения, "1" - сигнал запрета). Если контролируемая им" пульсная последовательность сигна- лов соответствует по своим уровнямзаданным значениям "0" и "1", а также соответствует своему ожидаемому местоположению, Фиксируемому строб- импульсом, поступающим на входную клемму 15, то на выходе триггера 6 сигнал отсутствует. Это означает, что контролируемая БИС является годной. В противном случае на выходе триггера 6 Формируется сигнал несоответствия входной импульсной последовательности заданным значениям, т. е. сигнал "Брак" (Фиг. 20, момент времени 1 ) .Таким образом, в предлагаемом устройстве обеспечивается одновременная запись сигнальной и управляющей информации в соответстующие триггеры памяти и управляющие триггеры посредством строб-импульса. Тем самым исключаются задержки распространения управляющих сигналов в узлах устройства, влияющие на ширину зоны неопределенности. Кроме того, изменение пути прохождения строб-импульса с выхода блока задержки на выходной триггер (не через блок коммутации, как э 1 о имеет место в известном устройстве, а.минуя его) также позволило исключить влияние длительности строб- импульса на ширину зоны неопределенности.Преимущество предлагаемого устройства заключается в повышении частоты и, следовательно, достоверности контроля схем с высокими рабочими частотами.