Цифровой умножитель частоты

дополнительного регистра дешифратором 2,Цель изобретения - повышение точности умножения частоты.Цель достигается тем, что в умножитель частоты, содержащий делительопорной частоты, последовательно включенные счетчик импульсов, первый запоминающий регистр, блок переноса исчетчик импульсов опорной частоты,причем управляющий вход блока переноса подключен к выходу счетчика импульсов опорной частоты, а также второй запоминающий регистр, входы которого подключены к выходам делителяопорной частоты, блок управления, навход которого подан входной сигнал, 1первый выход соединен с установочными входами делителя опорной частотыи счетчика импульсов, второй выходсо входами записи регистров, элементИЛИ, линии задержки, элементы совпа- ;щдения и дешифратор, выходы которогосоединены с первыми входами элементовсовпадения, вторые входы которых объединены и подключены к выходу счетчикаимпульсов опорной частоты, выход первого элемента совпадения непосредственно,а выходы остальных через линиизадержки подключены ко входам элемента ИЛИ, введены элемент запрета, выход которого подключен к счетномувходу счетчика импульсов опорной частоты, и сумматор по модулю коэФФициента умножения, входы которого подключены к выходам второго запоминающего регистра, тактовый вход - к выходу элемента ИЛИ, выход сумьы - ко 35входам дешифратора, а выход переполнения - к первому, входу элемента запрета, на второй вход которого поданопорный сигнал .На чертеже представлена структурная электрическая схема цифровогоумножителя частоты.Устройство содержит делитель 1опорной частоты с коэффициентом деления К, счетчик 2 импульсов, образуемых при делении, первый запоминающий регистр 3, блок 4 переноса, счетчик 5 импульсов опорной частоты, второй запоминающий регистр 6, блок 7управления, элемент ИЛИ 8, дешифратор 9, элементы 10 совпадения, линии 11 задержки, сумматор 12 по модулю коэффициента умножения К и элемент 13 запрета.Первый выход блока 7 управленияподключен к установочным входам делителя 1 опорной частоты и счетчика 2 импульсов, второй - к входамзаписи регистров 3 и 6. На вход блока 7 управления подан входной сигнал,а на вход делителя 1 - опорный сигнал АОИнформационные выходы делителя 1подключены ( входам регистра б, выходы которого подключены к входам сумматора 12, тактовый вход которогоподключен к выходу элемента ИЛИ 8, А 5 выход переполнения - к первому входу элемента 13 запрета, на второй вход которого подан опорный сигнал, выходы суммы - к входам дешифратора 9. ИнФормационные выходы счетчика 2 импульсов подключены к входам регистра 3, выходи Которого через блок 4 переноса подключены к счетчику 5 импульсов опорной частоты. Тактовый вход счетчика 5 импульсов подключен к выходу элемента 13 запрета, к управляющему входу блока 4 переноса и к объединенным входам элемента 10 совпадения, первые входы которых подключены к выходам дешифратора 9. Выходы элементов 10 совпадения (первого непосредственно, а остальных через линии 11 задержки) подключены к входам элемента ИЛИ 8.Устройство работает следующим образом.Каждый импульс умножаемой частоты Гх поступает на вход блока 7 Управления, в котором формируется импульс записи информации в регистры 3 и б и импульс установки в нулевое состояние делителя 1 и счетчика 2, Импульсы с выхода делителя 1, частота следования которых равна 0/К, подаются на вход счетчика 2, За один период Т) умножаемой частоты Г на вход счетчика 2 поступает число импульсов, авноерОпИх= " -КПри этом в делителе 1 к концу периода Тобразуется остаточное число щ, обусловленное некратностью числа й импульсов опорной частоты, поступивших на вход делителя 1 эа время Т , коэффициенту деления К(вСК),Чйсло й после поступления очередного импульса умножаемой частоты переписывается в регистр 3, одновременно (этим же сигналом) число щ иэ делителя 1 переписывается в регистр б и поступает на вход накапливакщего сумматора 12.Импульсы опорной частоты непрерывно поступают через элемент 13 запрета на вход счетчика 5 импульсов опорной частоты, который работает в режиме вычитания и уменьшает записанное в нем число. Как только состояние всех триггеров счетчика станет нулевым, на выходе его появляется импульс, который, поступая на управляющий вход блока 4 переноса, осуществляет перенос числа йиз регистра 3 в счетчик 5. В результате на выходе счетчика 5 образуется последовательность импульсов с периодом (в случае в=О)ГТв НТ 0 аОднако, если щф 0, период импульсов на выходе счетчика 5 оказывается меньше требуемого значения и величинагпз7 = --- Р =У- - 7ои , оп что эквивалентно задержке очередного импульса с выхода счетчика 5 на величину ТОп, С помощью дешифратора 9, элементов 10 совпадения и линий 11 задержки осуществляется дополнительная задержка этого импульса на величину, пропорциональную остатку числа в сумматореа = а - К. Отсюда Т=Т ф - Тпк опТаким образом, если увеличить период следования импульсов на выходе счетчика 5 на величину щ Р и тооппогрешност ь дискретности будет умен ьшена. Для этого необходимо задержать первый импульс с выхода счетчика 5 на время - Р,п , второй - на - Тй р 10 третий - на - -Т и т.д. В этом3 ислучае период следования импульсов на выходе устройства будет иметь зна- чение Аналогичным образом осуществляет"я коррекция временного положения последующих импульсов и приа+а)КФ элемент. 13 запрета опять исключает один импульс из последовательности на входе счетчика 5,Таким образом, период повторения импульсов на выходе элемента ИЛИ 8 будет определяться, с учетом максимал ьнои погрешности, выражением"хвых Тх 1 опТВых т, е. максимальная погрешность дискретности уменьшается. формула изобретения Цифровой умножитель частоты, содержащий делитель опорной частоты, последовательно включенные счетчик импульсов, первын запоминающий регистр, блок переноса и счетчик импульсов опорной частоты, причем управляющий вход блока переноса подключен к выхоцу счетчика импульсов опорной частоты, а также второй запоминающий регистр, входы которого подключены к выходам целителя опорной частоты, блок управления, на вход которого подан входной сигнал, первый выход соединен с установочными входами делителя опорной частоты и счетчика импульсов, второй выход - со входами записи первого и второго запоминающих регистров, элемент ИЛИ, линии задержки, элементы совпадения и дешифратор, выходы которого соединены с первыми входами элементов совпадения, вторые входы которых объединены и подключены к выходу счетчика импульсов опорной частоты, выход первого элемента совпадения непосредственно, а выходы остальных через линии задержки подключены ко входам элемента ИЛИ, о тл и ч а ю щ и й с я тем, что, с целью повышения точности умножения, в него введены элемент запрета, выход которого подключен к счетному входу счетчика импульсов опорной частоты, и накапливающий сумматор по модулю коэффициента умножения, входы которого подключены к выходам второго запоминающегося регистра, тактовый вход к выходу элемента ИЛИ, выход сумхы ко входам дешифратора, а вцход пераКорректировка периода выходной импульсной последовательности осуществляется следующим образом. 20Первый импульс с выхода счетчика 5 поступает на входы элементов 10 совпадения, Дешифратор 9 анализирует состояние сумматора 12, на выходах суммы которого будет число а, и выдает разрешающий потенциал на вход соответствующего элемента 10 совпадения. Число выходных шин дешифратора 9 определяется тем, во сколько "и" раз необходимо уменьшить погрешность дискретности периода на выходе устройства, и может достигать значения К, При этом, если а ( К/и, то разрешающий потенциал появляется на первом входе того элемента 10 совпадения, который непосредственно связан со входом элемента ИЛИ 8. При К/и й а (2 К/и разрешающий потенциал появляется на шине дешифратора 9, связанный с элементом 10 совпадения, выход которого соединен с элементом ИЛИ 8 через линию 40 11 .задержки с временем задержки=То/ при 2 К/и 6 а3 К/п соединение происходит через линию 11 задержки с временем задержки 2и т.д. Таким образом, первый импульс на выходе уст ройства появится с задержкой, пропорциональной значению числа а. Поступая на тактовый вход накапливающегосумматора 12 этот импульс прибавляет число а к сумме и на выходах суммы сумматора 12 появляется число а. Состояние дешифратора 9 изменяется и второй импульс с выхода счетчика 5 получает задержку, пропорциональную 2 а, третий - пропорциональную За, четвертый - 4 а и т.д. Если на каком-либо 55 этапе работы устройства число а, где- номер очередного импульса, превысит число К, то на выходе переполнения сумматора появляется импульс переполнения, который означает, что ц) следующий импульс с выхода счетчика 5 необходимо задержать на величину, большую,чем Топ Элемент 13 запрета по сигналу переполнения запрещает Р,2 ЯН ИМПУльс последовательности Гоя, д788363 1. Авторское свидетельство СССРМ 357 бб 8, кл. Н 03 К 5/01, 1972. полнения - к первому входу элемента запрета, на второй вход которого подан опорный сигнал.Источники информации, принятые во внимание при экспертизе 2. Авторское свидетельство СССР9 544112, кл. Н 03 К 5/01, 1977. оставитель В.Чернышевехред С,мигунова Корректор Н.Баб Редактор М.Ткач каэ 8377/б Тираж 995осударственногоелам изобретенийМосква, Ж,лиал ППП "Патент", г. Ужгород,роектная, 4 ВНИИПИ по 1130Подпи омитета СССР открытий аушская наб.