Устройство для передачи информации

ОП ИЕ ИЗОБРЕТЕНИЯ Союз Советскик Социалистических Республик(22) Заявлено 060378 (21) 2588029/18-09с присоединением заявки Но(51)М. КЛ.2 Н 04 Ь 17/024Н 04 Ь 25/16 Государственный комитет СССР по делам изобретений н открытий(54) УСТРОЙСТВО ДЛЯ ПЕРЕДАЧИ ИНФОРМАЦИИ Изобретение относится к электросвязи и может использоваться в телеметрий.Известно устройство для передачи информации, содержащее входной преобразователь аналог-цифра, и-выходов которого соединены с входами блока вычитания, к другим входам которого подключены выходы сумматора, к двум управляющим входам которбго и к управляющим входам Формирователя выходного сигнала подключены знаковые выходы блока вычитания, причем к синхронизирующим входам входного преобразователя аналог-цифра, блока 15вычитания, формирователя выходного сигнала и сумматора подключен выход синхронизатора 1).Однако в известном устройстве наблюдается значительное количество 20ошибок передачи и избыточность информации.Цель изобретения - уменьшение ошибок передачи и избыточности переда"ваемой информации. 25Для этого в устройство для передачи информации, содержащее входной преобразователь аналог-цифра, и-выходов которого соединены с входами блока вычитания, к другим входам ко Ф торого подключены выходы сумматора,к двум улравляющим входам которогои к управляющим входам формирователявыходного сигнала подключены знаковые выходы блока вычитания, причемк синхронизирующим входам входногопреобразователя аналог-циФра, блокавычитания, формирователя выходногосигнала и сумматора подключен выходсинхронизатора, введены блок выделения сигнала старшего разряда иблок. кодирования сигнала старшегоразряда, при этом и-информационныхвыходов блока вычитания подключенык входам блока выделения сигналастаршего разряда, (и-к) выходов которого, где (и)кО, подключенык дополнительным входам сумматораи к входам блока кодирования сигналастаршего разряда, выходы которогоподключены к информационным входамформирователя выходного сигнала, кроме того, блок выделения сигналастаршего разряда содержит (и) инверторов, (и) элементов И и элемент ИЛИ при этом выход каждого изинверторов подключен к .одному извходов соответствующего элемента Ии к одному из входов всех последующих элементов И, другой вход каждогоиз элементов И соединен с входом последующего инвертора, вход каждого иэ инвертбров является одним из входов блока выделения сигнала старшего разряда, выходами которого являются выходы всех элементов И, кроме первых (К) элементов И, и выход элемента ИЛИ, к входам которого подключены вход первого инвертора и выходы (К) первых элементов И, кроме того, блок кодирования сигнала старшего разряда содержит коммутатор и (и-К) /2 ячеек, состоящих из элемента ИЛИ идвух элементов И, при этом первыйвход первого элементами И соединен с первым входом элемента ИЛИ, выход которого соединен с первым входом второго элемента И, к второму входу которого и второму входу первого элемента И подключены выходы коммутатора, первый и второй входы каждогоиз элементов ИЛИ соединены с дополнительными входами элемента ИЛИпоследующей ячейки и являются входами блока кодирования сигнала старшего разряда, выходами которого являются выходы элементов И (где п - число выходов, а К - число разрядов).На чертеже приведена структурная электрическая схема предложенного устройства.Устройство для передачи информации содержит блок 1 вычитания, входной преобразователь 2 аналог-цифра, сумматор 3, синхронизатор 4, блок 5 выделения сигнала старшего разряда, блок б кодирования сигнала старшего разряда, формирователь 7 выходного сигнала, кроме того, блок 5 выделения сигнала, старшего разряда состоит из (п"1) элементов 8, 9, 10 и 11 И, (и) инверторов 12, 13, 14 и 15 и элемента 16 ИЛИ, а блок 6 кодирования сигнала старшего разряда состоит из (п-К) /2 ячеек, каждая из которых состоит из элемента 17 ИЛИ (или 18) и двух элементов 19 и 20 И (или 21 и 22) и коммутатора 23,Устройство работает следующим образом.Синхронизатор 4 вырабатывает сигналы, необходимые для обеспечения работы всех основных блокон устройстна. Входной сигнал Л (1) н преобразователе 2 аналог-цифра представляется в виде периодически следующих и-разрядных двоичных сигналов н параллельной форме, которые подаются в блок 1 вычитания, на вторые входыкоторого с выхода сумматора 3 поступают в цифровой форме значения оценок 7 м(т) входного сигнала Л. Блок 1 вычитания вычисляет величинуи знак разности двух входных величин,представляемых в виде цифровых сигналов.В блоке 5 выделения сигнала определяется сигнал старшего разряда, неравный нулю, Например, если на вход 5 30 15 20 25 ЗО 40 50 60 блока 5 выделения сигнала поступаетсигнал 00101011, то на его третьемвыходе будет сигнал, свидетельствующий о том, что третий разряд равен 1.Этот сигнал подается одновременнов сумматор 3 и блок б кодированиясигнала старшего разряда. На входсумматора 3 подаются также сигналызнака разности + или -) . Число, соотнетствующее выделенному сигналустаршего разряда, добавляется к ранее записанному в сумматоре 3 числу,В блоке б кодирования формируетсясигнал в виде неравномерного кода.При этом числа 1,2,4,8,16 представляются соответственно сигналами1,10, 11,110,111. В формирователе 7формируется сигнал с учетом знакаразности. Так, если на вход блока бкодирования подавались числа -1, -2,-4, -8 и -1 б,.то на выходе формирователя 7 вырабатываются соответственно сигналы 0,01, 00,001 и 000. Сигналы с меняющимся числом разрядов представляются в непрерывной или импульсной форме,Схема блока 5 выделения сигналасоответствует 5-ти разрядному кодуразности д (с) и У(с;), где Л (;)значение входного сигнала н цифронойформе; Л" (;) - значение оценки вцифровой форме в моментБлок 5 выделения сигнала старшегоразряда работает следующим образом.Если на его вход подается, например, сигнал 01011, то единичный сигнал появляется только на выходе эле-.мента 16 ИЛИ, так как единичная посылка второго разряда пройдет черезэлемент 8 И на вход элемента 16 ИЛИ.Элементы 9-11 И при этом будут заперты, так как с выхода инвертора 13на их вторые входы не подается положительный потенциал, При поступлении,например, сигнала 00010 единичнаяпосылка четвертого разряда пройдетчерез элемент 10 И, на первые тривхода которой подаются единичные сигналы с выходов инверторов 12, 13 и14, Элемент 16 ИЛИ включается н томслучае, если используется лишь частьдельта-сигналон. Например, если разность Х (,) и 1 (т.;) представляется9-ти разрядным кодом, то н общемслучае необходимо передавать сигналы,имеющие веса, равные 1,2,4,8,16,32,64,128 и 256. Если использовать только часть из них, допустим, .сигналыс весами 1,2,4,8 и 16, то при 9-тивходах блок 5 выделения сигнала будет содержать 5 выходов. При этомвходы 1,2,3 и 4 старших разрядов(неса 256, 128, 64 и 32) будут подключены к одному выходу через элемент 16 ИЛИ,Блок б кодиронания старшего разряда имеет число входов, равное числуиспользуемых дельта-сигналов. На схеме входы обозначены весами этих сиг 743220валов. Коммутатор 23 вырабатываетнесколько сдвинутых на величину длительности выходной посылки т последовательностей управляющих импульсов. Первая последовательность подается на вход элемента 20 И второйвход которого подключен к выходуэлемента 17 ИЛИ, соединенного своимивходами со всеми входами блока бкодирования. Вторая последовательность подается на первый вход элемен- ота 19 И, второй вход которого соединен со входом блока б кодирования,на который подается сигнал с весом,равным 2, а также на первый входэлемента 21 И, второй вход которогосвязан с выходом элемента 18 ИЛИ,входы которого связаны с входамиблока б кодирования, на которые подаются сигналы с весами, равными 4и 8. Третья последовательность подается на первый вход элемента 22 И, 20второй вход которого связан со входом блока б кодирования, на которыйпоступает сигнал с весом, равным 8.В блоке б кодирования сигналы на выходах элементов 20 и 21 И обозначим 25индексами 1, а на выходах элементов19 и 22 И - индексами О.При подаче на вход блока б кодирования сигнала с весом, равным 4(вход 4) формируется сигнал 11 30следующим образом. С выхода элемента 18 ИЛИ на один вход элемента 20 Иподается входной сигнал с весом,равным 2, с входа 2 блока б кодирования. На другой вход этого элемента поступает первый управляющий(отпирающий) импульс. При этом навыходе получается сигнал 1. Второйотпирающий импульс коммутатора 23подается на входы элементов 19 и4021 И. Сигнал с весом, равным 2 (совхода2 ) блока б кодированияпроходит через элемент 21 И, Этотвыходной сигнал соответствует посылке 1,45В отличие от известного данноеустройство обеспечивает уменьшениеошибки перегрузки, а за счет обнаружения и исправления части ошибок онодает воэможность уменьшить и величину ошибок накопления. Кодирование соснованием 4 и 2 позволяет сократитьдлину кодовых комбинаций, т.е. уменьшить количество передаваемых по каналу посылок (импульсов),Формула изобретения1. Устройство для передачи информации, содержащее входной преобразо ватель аналог-циФра, и-выходов которого соединены с входами блока вычитания, к другим входам которого подключены выходы сумматора, к двум управляющим входам которого и к 65 управляющим входам формирователя выходного сигнала подключены знаковыевыходы блока вычитания, причем ксинхронизирующим входам входногопреобразователя аналог-цифра, блокавычитания, Формирователя выходногосигнала и сумматора подключен выходсинхронизатора, о т л и ч а ю щ е е -с я тем, что, с целью уменьшения сиаибок передачи и избыточности передава"емой информации, введены блок выделения сигнала старшего разряда иблок кодирования сигнала старшегоразряда, при этом п-информационныхвыходов блока вычитания подключенык входам блока выделения сигналастаршего разряда, (и-к) выходов ко -торого, где (и) ъ К Ъ О, подключенык дополнительным входам сумматора ик входам блока кодирования сигналастаршего разряда, выходы которогоподключены к информационным входамформирователя выходного сигнала.2. Устройство по п.1, о т л ич а ю щ е е с я тем, что блок выделения сигнала старшего разряда содержит (и) инверторов, (и) элементов И и элемент ИЛИ, при этом выходкаждого из инверторов подключен кодному из входов соответствующегоэлемента И и к одному из входоввсех последующих элементов И, другойвход каждого из элементов И соединенс входом последующего инвертора,вход каждого из инверторов являетсяодним из входов блока выделения сигнала старшего разряда, выходами которого являются выходы всех элементов И, кроме первых (к) элементовИ и выход элемента ИЛИ, к входам которого подключены вход первого инвертора и выходы (к) первых элементов И.3. Устройство по п.1, о т л ич а ю щ е е с я тем, что блок кодирования сигнала старшего разряда содержит коммутатор и (и-К)/2 ячеек,состоящих из элемента ИЛИ и двух элементов И, при этом первый вход первого элемента И соединен с первымвходом элемента ИЛИ, выход которогосоединен с первым входом второгоэлемента И, к второму входу которогои второму входу первого элемента Иподключены выходы коммутатора, первый и второй входы каждого иэ элементов ИЛИ соединены с дополнительнымивходами элемента ИЛИ последующейячейки и являются входами блока кодирования сигнала старшего разряда, выходами которого являются выходы элементов И (где и - число выходов, аК - число разрядов) .Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССР9527834, кл . Н 04 Ь 25/00, 1975 (прототип) .743220 Составитель А.МеньшиковаРедактор В.Зарванская Техред Я,Бирцак Корректор С.Ше сно Патент, г. Ужгород, ул. Проектна или аэ 3632/20 Тираж ЦНИИПИ Государстве по делам иэобрет 113035, Москва, Ж, 729 Пного комитета ССний и открытийаушская наб., д.