Оперативное запоминающее устройство

(51) М 11/О исоединени вкн23) Приорит осударствеиный комитетСовета Министров СССРоо делам изобретенийн открытий Бюллетень 45исакия 25. 12,7) ОПЕРАТИВНОЕ ЗАПОМИНА 0 ЦЕЕ УСТРОЙСТВО Данное изобретение относится к цифровой вычислительной технике и является усовершенствованием известного устройства 1.Основное изобретение представляет собой оперативное запоминающее устройство (ОЗУ), позволяющее разграничить ошибки информационного и адресного тракта, определить адрес неисправной ячейки и исключить потерю информации.Недостатком укаэанного устройства является то, что оно не может определить неисправный элемент в адресном тракте, его адрес (местонахождение). За счет этого снижается оперативность поиска неисправности и, в конечном счете, надежность устройства (время восстановления).Целью дополнительного изобретения является повышение надежности устройства,Это достигается тем, что оперативное запоминающее устройство содержит блок сравнения адресов и блок определения ступени дешифратора адреса, входы блока сравнения адресов соединены соответственно с выходами регистра адреса, дополнительного регистра и блока выработки сигнала ошибки, а выход - с дополнительным входом оров и Т. А. ЦЬпепевв.11 регистра адреса, вход блока опрсделепи я ступени дешифратора адреса соединен с выходом блока сравнения адресов.На чертеже приведена структурная схема оперативного запоминающего устройства.Устройство содержит регистр адреса 1,децшфратор адеса 2, блок запомиидюигих матриц 3, усилитети счиггывания - . записи 4, регистр слова 5, блок контроля инфо 1 ма.ции 6, блок вычитания инверсных кодов адп реса 7, блок вычитания прямых кодов адре.са 8, элементы НЕ 9, элементы И 10, сумматор 1, дополнительный регистр адреса 2, блок выработки сигнала ошибки 13, блок сравнения адресов 14, блок определения ступени дешифратора адреса 15. шины 16 - 23.Регистр адресафиксирует адрес и контрольный код адреса. Блок запоминаюгцих матриц 3 состоит из оперативной запоминаю.щей части (ОЗЧ) н постоянной запоминающей части (ПЗЧ) и работает в зависимости от управляющего сигнала либо в рабочем режиме в качестве оперативного запоминающего блока с возможностью чтения записи информации, либо в контрольном режиме в качестве постоянного запоминающего блокас возможностью чтения заранее заданныхзначений прямых и инверсных кодов адресовячеек. Усилители считывания -- записи 4имеют возможность переключения входов управляюиим сигналом, определяющим режимработы запоминающего устройства. Регистр 5слова 5 служит для фиксации в рабочем режиме и режиме восстановления слов информации, считанных иэ блока запоминающихматриц 3, либо предназначенных для эапи.си в блок 3, а в контрольном режиме - значений прямого и инверсного кодов адресаячейки, в которую произошло обращение присчитывании из блока 3.Блок контроля информации 6 функционирует в рабочем режиме и служит для провер.кй содержимого регистра слова 5 и регист 5ра адреса 1 перед записью информации вблок 3 ц для проверки информации, прочитанной из блока 3 на регистр 5 и выработкисигнала неисправности ОЗУ в случае искажения прочитанной информации.Блок вычитания инверсных кодов адреса 7 предназначен для вычитания в контрольном режиме из инверсного кола адреса (а),считанного иэ постоянной запоминающей части блока 3 на регистр 5, инверсного колаадреса (в), хранящегося на регистре 1, причем, прямое и инверсное значения разностиопределяются, соответственно формула мис,=а,Ь 1 и с;=а;Ь 1 чЬ,Блок вычитания прямых кодов адреса 8служит для вычитания по модулю два в контрольном режиме из прямого 5 ода адреса,считанного цз ПЗЧ блока 3 на регистр 5,прямого кода адреса, хранящегося на регистре 1, Элементы И 10 предназначены дляклапанирования на вход сумматора 11 только тех инвертированных разрядов разностис выхода блока 7, у которых в вычитаемом э 5соответствующие разряды равны нулю.Сумматор1 позволяет определить в контрольном режиме суммы по модулю два результата,вычитания прямых кодов с выходаблока вычитания 8 и инвертированного результата вычитания инверсных кодов адре-,40са с выхода блока 7.Дополнительный регистр адреса 12 фик.сцрует в контрольном режиме результат суммирования с выхода сумматора 11, т,е. адре.са неисправной ячейки ОЗУ. Блок выработки сигнала ошибки 13 определяет неисправность адресного тракта ОЗУ.Оперативное запоминающее устройствоможет быть подключено к другим устройствам вычислительной системы с помощьювнешних шин, 5 ООперативное запоминающее устройствоработает в следующих режимах: рабочем,контрольном, восстановления информации иопределения адреса неисправного элемента.В рабочем режиме при записи информа 155ццц в ОЗ адрес ячейки с контрольным кодом и слово с контрольным кодом, фиксируются соответственно на регистре 1 адреса 4н регистре 5 слова Палее адрес и слово поступают в блок контроля 6, где производится проверка содержимого регистрови 5 ца соответствие контрольным разрядач. Через дешифратор 2 адреса выбирается необ. ходимая ячейка оперативной запоминающей части блока 3 запоминающих матриц и производится запись содержимого регистра 5 в выбранную ячейку ОЗУ. При чтении слово с контрольным кодом из адресуемой ячейки ОЗЧ блока 3 выбирается на регистр 5 и затем поступает в блок 6 контроля, где проверяется правильность прочитанной инфор. мации. В случае искажения содержимого регистра 5 блок 6 выдает сигнал ошибки на шицу 22, определяя неисправность ОЗУ. Для определения, где произошла ошибка (в ин. формационном или адресном тракте) по сигналу на шине 19 происходц 1 переключение ОЗУ в контрольный режим. В контрольном режиче по адресу, сохрацяощемуся на регистре 1 от предыдущего обращения к ОЗУ в рабочем режиме, через дешифратор адреса 2 выбирается ячейка ПЗЧ блока 3, из которой ца регистр 5 считывается прямой и инверсный коды адреса ячейки. Г 1 рн исправности адресного тракта значения прямого и инверсного кодов адреса на регистре 5 должны соответствовать значениям прямого и инверсного колов адреса на регистре 1. При неисправности адресного тракта обращение производится параллельно в адресуемую ячейку и в ячейку, выбираемую ошибочно из-за отказа дешифратораГ 1 оэточу при чтении информации из Г 1 ЗЧ на регистре 5 происходит наложение содержимого действительно и ложно адресуемых ячеек. Определение адреса ложно адресуемой ячейки производится по нижеследующему алгоритму. По управляющему сигналу на шине 19 в блоке вычитанияпроизводится вычитание из инверсного кода адреса, зафиксированного на регистре 5, инверсного кода того же адреса, хранящегося на регистре 1, В блоке вычитания 7 производится вычитание из прямого кода адреса, зафиксированного на регистре 5, прямого кода адреса, хранящегося на регистре 1. Затем разряды разности инверсных кодов адреса с выхода блока 7 инвертируются элементами 9 БЕ, а те разряды, у которых в вычитаемом соответствующие разряды равны нулю, пропускаются элементами 10 И, ца вход сумматора 1. Инверсная разность инверсных кодов складывается по модулн два в сумматоре 1 с разностью прямых кодов адреса, полученных с выхода блока 8.Результат сложения (адрес ложно адресуемой ячейки) с выхода сумматора 11 поступает на дополнительный регистр 12 и на вход блока 13 выработки сигнала ошибки.Блок 13 выдает сигнал ошибки, определяя неисправность адресного тракта ОЗУ, цри этом выдается адрес ложно адресуемой ячейки, В режиме восстановления информации определяется истинное значение информации, хранящейся по адресу первого обрз 1 цения. Лля этого адрес ложно адресуемой ячейки с регистра 12 переписывается на регистр 1, содержимое регистра 5 сбрасывает. ся, производится обращение к ОЗУ и и ложно адресуемую ячейку записываются нули. После чего производится повторное считывание информации из действительно адресуемой ячейки. Считанная информация пос. ле проверки ее блоком контроля 6 является верной.В режим определения адреса неисправного элемента устройство переходит по сигналу с выхода блока 3 после восстановления информации. По этому сигналу в бло(е 4 сравнения производится сравнение адреса исправной ячей(и, хранящейся в регистре и адреса неисправной ячейки, зафиксированной на р гистре 2. Блок 14 определяет крайние левые несовпадающие разряды, выдавая в виде единицы сигнал на выходе, соответствующем позиции этого разряда. Этот сигнал поступает в блок 5 определения ступени дец 1 нфратора и на счетный вход одного из триггеров регистраадреса. Таким образом, если крайннмн левыми несовпадающими разрядами являются К.тые разряды, то инвертируется К+разряд. Затем производится обращение но полученному адресу к ПЗЧ и после получения неисправного адреса снова происходит сравнение адресов, хранящихся в регистре адресаи регистре 12, Если в результате сравнения получено, что крайними левыми несовпадающими разрядами снова являются К-тые разряды, то на выходе блока 5 появляется сигнал, показывающий, что неисправный элемент находится в (К-)-Ой ступени дешифратора. Если же в резульгдте с)дпкнн не (0 ндг 1+1)-це разряды, О процзнднгс ц :,01ровзнце 11(+2) рзз)Ндз нснрп н;и снопд н 1)0 30 дцсл 001);1 ь(сннс1(.Укязднн Н 1 я) ОИ м НО)тОнснгпока пс прондцй с); Несо,дс,. г;НО.цм( ннм. 1 . 5 ). 1 Ик(.1 И н . "Н(нрззноО эл(мсн; (Иге;1(гн(:с Н:н( и;д .ным 1)сспм, л 1 д)н(нмси ц 1)(: (Г"ГКОТОРЫЙ ОГРС,СЛ)СГ ЦСНЬ НС 10 Г(.Г ", 0 мента дсшн:рр;тпрд, и сигнд)0 ( и 1.,:,д6блока 5, укдд;.Вдк,ннм к;к( иэтой цсГи нес,1);( н.Итдк, п);.г;0:;:00 .:с 1) ЯГНВ,МИНЗК)ПЕС УСТРОНН Л(Н 0. Н . ., :можностнм Н 1)О")тпня п 0 0 п г .1 нческк снрсд;лць исО снспрдн .,н гкре) нстьО,0:1, с.03 ;,И 11)плулуч)ддст )Вмнг ( ( и ( 00 п(зст; . 1)О(.,ОСЮДЯ И Е НЯ;1(.,(НОСГЬ. фор. д цзобр г .2 дОГ 1 )С Т(ВИ( ЗОМ Н)1с (еью НОИ 1 н 1 1"г " "ОНО СОДЕрж(Г бдп)К СГ)дНЕНя ЯдОСО П . гОпредеенк 51 ступени леГиф 1)Гтд) д : .входы блока срдзнення Яд)(сО 00:1;", ",.;соответственно с .хо(д(ц рснсг д д;,допол И 1 гсл ьного регисрд ддресз цвыряботк 1 сигняля ОН 1 н)(н, д выходДОполнитс. ЬН 1. ВО,.О)1 )сГ 1вход б докд Оп)сд(0. ;:нц 5( сттнснн; Онрз адвся соел Он с вьхо.0 (,(с)НЕННИ ЯДРЕСОВ.СЗИ 1 К; ИцфГЗГц;1 НРНН)1 ЫЕ ВР Н,мани(. п 1 н экснс 1)тизе:. Лзторское свндетсльство ССС 135 М 52861:1, кл. С) 1 С 29/00, 26.07,4.Составитель В. НикифоТехред О. ЛуговаяТираж 67 Ьнаго коннтета Советаизобретений и открЖ-ЗЬ, Рауаская ятент г Ужгород, улРедактор Заказ 69 Ь ЦН.А: 4/ЬПроектная,Э. Губиицкая42КИПИ Государственко дела1303 Ь, МоскаФилиал ППП аП Корректор С. ШекмарПодпнсяоеМинистров СССРытмй