Двоичный счетчик импульсов

ОПИСАНИЕИЗОБРЕТЕН ИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз Советских Социалистических Республик(51) М. Кл,Н 03 к 21/34 присоединением заявки тле Гасударственный коиитеСовета Министров СССР по делаи изобретений и открытий(088. 8) 4.75 Бюллетень 15я описания 30 05 75 публиковано 2 ата опубликов улин и О. С. Горбачев Е. И. Жуков, Г. В(72) Авторы изобретения 7) Заявите 54) ДВОИЧНЫИ СЧЕТЧИК ИМПУЛЬСОВ радиотехнике и устройствах вы контролем ошибок, соресчетные ячейки натилях записи, входнунала и выходную шин ра и зовь Изобретение относится кможет быть использовано вчислительной техники.Известен двоичный счетчик импульсов с держашии разрядные педвух триггерах и веню шину единичного сигу контрольного счетчиОднако известное устройство обладаетизкой достоверностью работы и не даетозможности определения места неисправнти. Целью изобретения является повышение достоверности работы счетчика и определе-ние места неисправности.Для этого в нем дополнительно установлены схема задержки, формирователь и обшая схема совпадения, а в каждом разряде счетчика установлены транзисторный каскад, 2 сравниваюшая схема, два инвертора и две схемы совпадения, причем вход счетчика соединен с вентилями записи одного триггера каждой пересчетной ячейки, с одним входом формирователя и входом схемы задерж ки, выход которой подключен к вентилям записи другого триггера каждой пересчетной ячейки и к другому входу формирователя, выход которого соединен с эмиттерным входом транзисторного каскада первой пересчетной ячейки, выходы двух триггеров каждой пересчетной ячейки соединены со сравнивающей схемой этой же ячейки, выходкоторой подключен к одному входу одной схамы совпадения и одному инвертору, выход которого подключен к одному входу другой схемы совпадения, вьоходы обеих схем совпадения соединены с входами обшей схемы совпадения, внхсд которой подсоединен к выходнои шине контроля счетчика, вторые входы одной и другой схем совпадения соответственно через другой инвертор и непосредственно соединены с коллекторным выходом транзисторного каскада, соединенным с эмиттерным входом транзисторного каскада последующего разряда, базовые входы транзисторных каскадов всех пересчетных ячеек, кроме первой, соединены с выходом другого триггередыдушей пересчетной ячейки, а бай вход транзисторного каскада первойго обстоятельства осуществляется при помощи сравнивающих схем 14-1 - 14-П, П и этом с соответствующих транзисторныхркаскадов 13-1 - 13-Ф поступает нулевой сигнал, который открывает схемы совпадения 1717 Л .Если запись в триггеры 2- 2-Всоответствующих пересчечных яче ек прошла правильно,то со сравнивающих схем 14-1 - 14- Ъ снимаются нулевые сигналы,оторые через инверторж 15-1 - 15-И, закрывают схемы совпадения 17-1 - 17-. Если при записи возникли ошибки, то с одной или нескольких сравнивакнцих схем 14-1 - 14- 1 снимается единичный сигнал, который проходит через схемы совпадения 17-1 - 17- И, и через схему совпадения 12 поступает на выходную шину конт роля 9, Одновременно может быть снята информация с выходов схем совпадения 17-1 - 17- й, Эта информация позволяет локализовать место возникновения ошибки с точностью до одной пересчетной схемы.Так как сигналы записи в триггеры разделены во времени, то правильность записи в триггеры 3-1 - 3- П, производится аналогичным образом. При этом с выходов транзисторных каскадов 13-1 - 13- Ъ снимается единичный сигнал и производится контроль триггеров. Их состояния должны быть одинаковыми, При одной или нескольких ошибках сигналы со сравнивающих схем 14-1 - 14- Ф 1, поступают через схемы совпадения 18-1 - 18-3 ъ на схему совпадения 12, а с нее - на выходную шину контроля 9. разрядные пересчетные ячейки 1-1 - 1-на триггерах 2-1 - 2-11 и 3-1 - 3- йвентилях 4-1 - 4- П, 5-1 - 5-М, 6-1 -- 6- 1 и 7 1 - 7- Д входную шину единичного сигнала 8 и выходную шину контрля 9 счетчика,На чертеже ячейки 1- у не раскрыта,показано только две ячейки - 1-1 и 1-2.В двоичный счетчик импульсов входяттакже схема задержки 10, формирователь 11и схема совпадения 12.В разрядных ячейках 1-1 - 1- Ъ установлены соответственно транзисторные каскады 13-1 - 13- П сравнивающие схемы,014-1 - 14- й, инверторы 15-1 - 15- П,16-1 - 16- й схемы совпадения 17-1 -17- П 18-1 - 18- 1 Ъ и инверторы.19-119- 1 ъ .Двоичный счетчик импульсов работаетследующим образом,25На входную шину 8 поступают импульсысчета, Эти импульсы подаются на триггеры 2-1 - 2- П, проходят через схему задержки 10 и поступают на триггеры 3-13- й . Импульсы триггеров 2-1 - 2- 1 Ъ30и 3-1 - 3- й оказываются смещеннымидруг относительно друга.Импульсы с входа и выхода схемы задержки 10 поступают на формирователь 11,вырабатывающий импульсы, длительность35которых равна интервалу между сдвинутыми импульсами.Сигнал с выхода формирователя 11 поступает на эМиттерный вход транзисторногокаскада 13- Базовые входы транзистор 40ных каскадов 13-1 - 13-1 Ъ соединеныс выходами триггеров:,.3-1 - 3- И .Транзисторные каскады 13-1 - 13-1 ъ образуют цепочку последовательно соединен 45ных транзисторов, у которых коллекторпредыдущего (младшего) каскада с,оединенс эмиттером последующего старшего) каскада соответствующих пересчетных ячеек1-1 - 1- И.50При действии импульсов записи черезинверторы 19-1 - 19-1 ч, в зависимостиот состояния пересчетных ячеек 1-1 - 1-Ьв триггеры 2-1 - 2- И записываютсяинверсные состояния триггеров 3-1 -З-И, .55аким образом, в этот момент в пересчетных ячейках 1-1 - 1- 1 состсяния триггеров должно быть разными. Проверка это 3пересчетной ячейки соединен с входной шило ". егиничного сигнала.На чертеже приведена блок-схема устройства,Двоичный счетчик импульсов содержит Предмет изобретения Двоичный счетчик импульсов с контролем ошибок, содержащий разрядные пере- счетные ячейки на двух триггерах и вентилях записи, входную шину единичного сигнала и выходную шину контроля счетчика, отличающийсятем, что,сце лью повышения достоверности работы и определения места неисправности счетчика, в нем дополнительно установлены схема задержки, формирователь и общая схема совпадения,а в каждом разряде счетчика установлены транзисторные каскады, сравнивающую схему, два инвертора и две схемы совпадения, причем вход счетчика соединен с вентилями записи одного триггера каждой пересчетной ячейки, с одним входом формирователя и входом схемы задержки, выход которой подключен к вентилям записи другого триггера каждой пересчетной ячейки и к другому входу формирователя, выход которого соединен с эмиттерным входом транзисторного каскада первой пересчетной ячейки, выходы двух триггеров каждой пересчетной ячейки соединены со сравнивающей схемой этой же ячейки, выход которой подключен к одному входу одной схемы совпадения и одному инвертору, выход которого подключен к одному входу другой схемы совпадения, выходы обеих схем совпадения соединены с входами общей схемы совпадения, выход которой подсоединен к выходной шине контроля счеъчика, вторые входы одной и другой схем совпадения соответственно через другой инвертор и непосредственно соединены с коллекторным выходом транзисторного ка скада, соединенным с эмиттерным входомтранзисторного каскада последующего разряда, базовые входы транзисторных каска дов всех пересчетных ячеек, кроме первой, соединены с выходом другого триггера пре дыдущей пересчетной ячейки, а базовыйвход транзисторного каскада первой пере- счетной ячейки соединен с входной шинойединичного сигнала.