Устройство для распознавания образов

(19 51)5 О 06 К 9/00 ОПИСА К АВТОРСКОМ Е ИЗОБР ТЕН ИДЕТЕЛ ЬСТВ ение относится к обла астности к устройству я образов, и мож но при идентификации тения состоит в повыш аспознавания. Поста ается путем контроля д рмации при ее получен . Устройство содержит истры, компараторы, т , блоки памяти, счетч дешифратор, элемент. )ч. 8ехнологич й универ яр о СССР 991,ПОЗНАВАНИЯ Ы 30, второй 31, тр и пятый элемент На чертеже 36 и выходы 37 -Устройствотий 32 элеИЛИ ЗЗ,акже пока0 устройсаботает с Изобретение относится к области матики, в частности к устройству дл познавания образов, и может использовано при идентификации обр Цель изобретения состоит в устра укаЗанного недостатка, т.е. в повышен дежности устройства путем контроля верности информации при ее получен каналов связи.енты зад втоаны входыва,едующим о а зом.На вход 36поступает кодогрщего вида:Код объекта кана связи побаитно бщения следую 0 со ема 1-йпризнак иПервый байт кодогра лом с входа 34 заноситс-и На чертеже представлена блок-сх устройства.Устройство содержит регистр сдвига 1, первый регистр 2, второй регистр 3, третий регистр 4, четвертый регистр 5, компараторы 6, 7, первый 8, второй 9, третий 10 и четвертый 1.1 триггеры, первый 12, второй 13, третий 14, четвертый 15, пятый 16 и шестой 17 элементы И, группу 18-20 элементов И, первый блок памяти 21, второй блок.памяти 22, первый 23 и второй 24 счетчики, первый 25, второй 26, третий 27 и четвертый 28 элементы ИЛИ, дешифратор 29, первый ак и ммы синхросигная в регистр 1, по- входе регистра 1 потенциал с пряподдерживающий ема кода.онизации с входа вход триггера 8 и положное состоям с прямоо выхо переводится в игналом открываскольку на управляющем сдвига находится низкий мого выхода триггера 8, регистр 1 в состоянии приТот же импульс синхр 34 поступает на прямойпереводит его в противоние, при котором сигналода триггера 8 регистррежим сдвига и этим же с ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕВЕДОМСТВО СССР(54) УСТРОЙСОбРАЗОВ ьских, В,И. ВеисЯА 1 ч. 4481508О, 1984.свидетельств6 06 К 9/00,ТВО ДЛЯ РАС я расбыть азов, нении ии надо стоии из(57) Изобре матики, в ч познавани использова Цель изобр дежности цель достиг ности инфо налов связи сдвига, рег элементы И менты ИЛИ жки, 1 ил. сти автодля расет быть образов. ении навленная остоверии из кд-регистр риггеры. ики, элеы задер 1798806ется элемент 12 И, на другой вход которогос входа 35 поступают тактирующие импульсы сдвига, Эти импульсы проходят элементы 12 И и поступают как на тактирующийвход регистра 1 сдвига, так и на счетный 5вход счетчика 23, подсчитывающего восемьимпульсов, сдвигающих код в регистре 1 всторону старших разрядов.Как только код в регистре 1 будет сдвинут на восемь разрядов, на. выходе переполнения счетчика 23 появляется импульс,который во-первых, сбрасывает триггер 8 висходное состояние; переводя тем самымрегистр 1 в режим приема кода, и во-вторых,поступает на счетный вход счетчика 24, фиксирующего число принятых в регистр 1 байтов. После этого на вход 36 поступаетвторой байт кодограммы, который заносится в регистре 1 очередным синхроимпульсом с входа 34, Процесс сдвига кода в 20оегистре 1 повторяется описанным образом.Этот процесс повторяется до тех пор,пока счетчик 24 не зафиксирует необходимое (заданное) число байтов в регистре 1. 25Как только это число будет зафиксировано,на выходе переполнения счетчика 24 появляется импульс, фиксирующий факт занесения в регистр 1 полной кодограммысообщения, 30Учитывая, что при передаче сообщенияпо каналу связи возможны искажения отдельных разрядовчто недопустимо при фиксации идентификации признаков обьекта,то запись полученного кода должна осуществляться только после тщательной проверки его истинности.С этой целью импульс переполнения свыхода счетчика 24 проходит через элемент13 И, открытый находящимся в исходном 40состоянии триггером 10, и поступает как насинхронизирующий вход регистра 5, переписывая в него код регистра 1, так и черезэлемент 28 ИЛИ на выход 27, сигнализируяо повторной передаче кодограммы на вход 4536, Кроме того, импульс устанавливает триггер 10 в единичное состояние, С получениемсигнала с выхода 37 на вход 36 начинаетповторно побайтно передаваться та же кодограмма описанным образом, 50Как только на выходе счетчика 24 появ. ляется импульс, фиксирующий факт завершения кода в регистре 1, он пройдет черезэлемент 14 И, открытый по другим входамвысокими потенциалами с инверсного выхода триггера 9 и прямого выхода триггера 10и элемента 27 ИЛИ, на синхронизирующийвход компаратора 6, на информационныевходы которого подаются коды с выходоврегистров 1 и 5,Здесь возможны две ситуации. Еслизначение кодов регистров 1 и 5 совпали, токомпаратор фиксирует это совпадение выдачей импульсов на выходе А, откуда этотимпульс, пройдя элемент ИЛИ 26, поступаетна синхронизирующий вход регистра 2 ипереправляет содержимое регистра 1 в регистр 2,Код объекта расшифровывается дешифратором 29, который открывает один из элементов 18 - 20 И, на другой вход которогопоступает импульс, задержанный элементов задержки 31 на время переходных процессов в регистре 2 и дешифраторе 29,Допустим, таким элементом был элемент 18И.Тогда импульс с выхода элемента 31 задержки проходит через элемент 18 на входсчитывания фиксированной ячейки памятиблока 21, так и на вход элемента 25 ИЛИ.В фиксированной ячейке памяти блока21 хранится адрес, по которому должнабыть зарегистрирована кодограмма, Этотадрес поступает на информационный входрегистра 3, куда и заносится синхроимпульсом с выхода элемента задержки 30.После записи кода адреса в регистре 3тот же импульс с выхода элемента 30 задержки, задержанный элементом 32 на времязанесения кода в регистре 3, поступает навход записи блока 22 и записывает содержательную часть кодограммы по указанномуадресу,Кроме того, тот же импульс с выходаэлемента 32 задержки возвращает триггеры9-11 в исходное состояние, а импульс с выхода 40 сигнализирует о готовности к приему очередной кодограМмы,Вторая ситуация характеризуется тем,что коды в регистрах 1 и 5 из-за ошибок впередаче могут отличаться друг от друга, .Тогда сигнал, фиксирующий факт неравенства кодов, появляется на выходе компаратора 6. По этому сигналу, во-первых,поступающему на синхровход регистра 4,код с регистра 1 записывается в регистр 4,Во-вторых, триггер 9 устанавливается в единичное состояние и открывает элемент 15 И,В-третьих, проходя через открытый висходном состоянии триггера 11 элемент И16, импульс устанавливает триггер 11 в единичное состояние и открывает тем самымэлемент И 17.И, в-четвертых, импульс с выхода В компаратора 6 проходит через элемент 28 ИЛИна выход 37 в качестве сигнала повторнойпередачи той же кодограммы.После получения сигнала с выхода 37процесс повторной передачи кодограммыосуществляется описанным образом,Как только счетчик 24 зафиксирует факт повторной записи кодограммы в регистре 1, импульс переполнения его выхода проходит через элемент 15 И, открытый высоким потенциалом с прямого выхода триггера 9 на синхронизирующий вход компаратора 7, на информационные входы которого подаются коды с регистров 1 и 4,Здесь также возможны две ситуации. Если коды совпали, то, факт их совпадения компарэтора 7 фиксирует выдачей импульс по выходу А, откуда этот импульс через элемент 26 ИЛИ поступает на выход 40 и на синхровход регистра 2, переписывая кодограмму сообщения с регистра 2.Затем описанным образом содержание кодограммы записывается в блок памяти 22 Если же коды не совпали, то компаратор 7 зафиксирует факт их несовпадения выдачей импульса на выход В, откуда последний через элемент 27 ИЛИ поступает на синхровход компэратора 6.Если компарэтор 6 зафиксирует равенство кодов, то с его выхода А импульс через- элемент 26 ИЛИ поступает на синхровход регистра 2, на выход 40 и на вход элемента 31 задержки.Если компаратор б зафиксирует неравенство кодов, то это будет означать, что коды всех кодограмм различны и, следовательно, канал передачи данных неисправен. В этом случае импульс с выхода В компаратора 6 проходит на выход 38 через элемент 17 И в качестве сигнала "Отказ канала", а также сбрасывает все триггеры,9-11 в исходное состояние.Формула изобретения Устройство для распознавания образов, содержащее регистр сдвига, информационный и синхронизирующий входы которого, являются соответственно информационным и синхронизирующим входами устройства, дешифратор, выходы которого соединены с первыми выходами группы элементов И, вторые входы которых подключены к выходу первого элемента задержки, а выходы - к входам первого блока памяти и входам первого. элемента ИЛИ, выход которого через второй элемент задержки соединен с синхронизирующим входом первого регистра, информационный вход которого подключен к выходу первого блока памяти; первый триггер, прямой вход которого соединен с синхронизирующим входом устройства, а прямой выход - с управляющим входом регистра сдвига и первым входом первого элемента И, второй вход которого подключен к тактирующему входу устройства, а выход - к тактирующему входу регистра сДвига, и счетному входу первого счетчика, выход которого соединен со счетным входом второго счетчика, второй, третий, четвертый и пятый элементы ИЛИ, второй элемент И, о т л и ч а ю щ е е с я тем, что, с целью повышения надежностираспознавания путем контроля достоверности полученных данных, в него введены два компаратора, второй, третий и четвертый регистры, второй, третий и четвертый триг геры, третий, четвертый, пятый и шестойэлементы И, третий элемент задержки, вто- рой блок памяти, первый информационный вход которого соединен с выходом первого регистра, второй информационный вход - с 15 первым информационным выходом второго регистра, управляющий вход непосредственно - с первым входом второго элемента ИЛИ и через третий элемент задержки - с выходом второго элемента задержки, а выход являет ся информационным выходом устройства,второй информационный выход второго регистра подключен к входу дешифратора, выход регистра сдвига соединен с информационными входами второго, третьего и четвертого ре гистров и с первыми информационнымивходами компараторов, вторые информационные входы которых подключены соответственно к выходам третьего и четвертого регистров, первые выходы компараторов 30 подключены к первым входам третьего ичетвертого элементов ИЛИ, а вторые выходы - к входам пятого элемента ИЛИ, выход которого соединен с управляющим входом второго регистра и входом первого элемен та задержки, управляющий вход третьегорегистра подключен к прямому входу второго триггера, выходу второго элемента И и второму входу третьего элемента ИЛИ, выход которого является первым сигнальным 40 выходом устройства, управляющий входчетвертого регистра соединен с прямым входом третьего триггера, первым выходом первого компаратора и первыми входами третьего и четвертого элемента И, выход 45 второго счетчика подключен к первым входам второго, пятого и шестого элементов И, вторые входы которых соединены соответственно с инверсным и прямым выходами второго триггера и прямым выходом треть его триггера, инверсный выход которогоподключен к третьему входу пятого элемента И, выход которого соединен с вторым входом четвертого элемента ИЛИ, выход которого подключен к синхронизирующему 55 входу первого компаратора, выход шестогоэлемента И соединен с синхронизирующим входом второго компаратора, инверсные входы второго, третьего и четвертого триггеров подключены к выходу второго элемента ИЛИ, второй вход которого соединен с1798806 Составитель В.ВетериТехред М.Моргентал Корр едакт Тираж Подписноерственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., 4/5 каз 774 ВНИИПИ зводственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 1 выходом третьего элемента И, являющимся вторым сигнальным выходом устройства, прямой вход четвертого триггера подключен к выходу четвертого элемента И, второй вход которого соединен с инверсным выходом четвертого триггера, прямой выход которого подключен к второму входу третьего элемента И и является третьим сигнальным выходом устройства, инверсный вход первого триггера соединен с выходом первого 5 счетчика.