Устройство для распределения заданий процессорам

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 6889 А 1)5 6 06 Р 9/46 БРЕТ ИЯ СО СО О ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ,ПРИ ГКНТ СССР ПИСАВТОРСКОУУ СВИДЕТЕЛЬСТ(56) Авторское свидетельство СССР М 1205144, кл. О 06 Г 9/46, 1986.Авторское свидетельство СССР ч. 1444770, кл. 0 06 Е 9/46, 1986.Козырь И,Я. Качество и надежность интегральных микросхем. - М.; Высшая школа, 1987.(54) УСТРОЙСТВО ДЛЯ РАСПРЕДЕЛЕНИЯ ЗАДАНИЙ ПРОЦЕССОРАМ 2(57) Изобретение относится к автоматике и вычислительной технйке и может быть использовано в высокопроизводительных многопроцессорныхи многомашинных системах. Цель изобретения - сокращение объема оборудовайия, Устройство содержит триггеры 1, 2, 9 формировательимпульсов 3, счетчики 4, 5, группу мультиплексоров б.элементы И 7, 10, 14-16, 19, блок памяти 8, элемент ИЛИ-НЕ 11, регистр 12, узел приоритета 13, элементы ИЛИ 17, 18, генератор тактовых имйульсов 20; В устройствепоискидет от наименее загруженного процессора к наиболее загруженному. 1 ил.Изобретение относится к автоматике ивычислительной технике, а именно к приоритетным устройствам для распределениязаданий процессорам, и предназначено дляиспользования в высокопроизводительныхмногопроцессорных и многомашинных системах.Известно устройство для распределения заданий процессорам, содержащееблок памяти, блок выделения наименьшегокода, узел приоритета, группу реверсивныхсчетчиков и группу элементов И.Недостатком устройства является низкая достоверность функционирования ввиду отсутствия контроля соответствиязагрузки процессоров их производительности,Наиболее близким по технической сущности к предлагаемому является устройствораспределения заданий процессорам, содержащее блок памяти, узел приоритета,группу реверсивных счетчиков, первуюгруппу элементов И, первую группу триггеров, группу мультиплексоров, счетчик, элемент задержки, генератор тактовыхимпульсов, вторую группу триггеров, вторуюи третью группы элементов И, регистр,первый и второй элементы ИЛИ, группу элементов ИЛИ-НЕ, первый-шестой элементыИ, формирователь импульсов, элемент РАВНОЗНАЧНОСТЬ, элемент ИЛИ-НЕ, первыйи второй триггеры.Недостатком устройства является низкая надежность при вьо,оде из строя егоэлементов.Цель изобретения - сокращение обьемаоборудования.Для поиска наименее загруженногопроцессора, способного выполнить запрашиваемую функцию (может быть несколькоодинаково загруженных процессоров) с помощью счетчика формируется последовательность состояний очереди задания,начиная с нулевого (отсутствие заявок в очереди), Таким образом, поиск идет от наименее загруженного процессора к наиболеезагруженному, Данный режим позволяегуменьшить общее число элементов устройства; не теряя при этом достоверности функционирования, при увеличениинадежности устройства в целом.На чертеже изображена функциональная схема предлагаемого устройстваУстройство содержит триггеры 1 и 2,формирователь 3 импульсов, счетчик 4,группу 5 реверсивных счетчиков, группу 6мультиплексоров, элемент И 7, блек 8 памяти, группу 9 триггеров, группу 10 элементовИ, элемент ИЛИ-НЕ 11, регистр 12, узел 13.приоритета, элементы И 14 - 16, элементы ИЛИ 17 и 18, группу 19 элементов И, генератор 20 тактовых импульсов, вход 21 пуска,вход 22 сброса, вход 23 запроса, выход 24заня "оти сигнальный выход 25 группу5 входов 261 - 26 к признака выполнения задания, вход 27 кода задания, руппу выходов281-28, "Отказ" процессора, группу си гиальных выходов 291 - 29 к,Устройство работает следующим обра 10 эом.Перед началом работы подачей нулевого импульса на вход 22 устройство переводится в исходное состояние. При атомтриггеры 1 и 2, с летчики группы 5, триггеры15 группы 9 и регистр 12 переводится в нулевое сосгояние, Нулевой уровень сигнала иапрямом выходе триггера 2 индицирует состояние "Свободно" устройства (выход 24) изапрещает прохождение тактовых импуль 20 сов через элемент И 7, Нулевой уровеньсигнала на прямом выходе триггера 1 запрещает работу генератора 20 тактовых импульсов. Единичный уровень сигнала навыходе элемента ИЛИ 18 разрешает про 25 хождение тактовых импульсов на синхрсвход триггера 2, На сигнальном выходе 25 ииа выходе группы 29 - нулевые уровни сигналов. Подачей единичного импульса навход 21 триггер 1 переводится в единичное30 состояние (" Работа" ) и высоким уровнемсигнала на прямом выходе разрешает работу генератора 20 тактовых импульсов, Синхролмпульсы проходят,ерез элемент И 14на синхровхсд триггера 2 и контролируют35 приход сигнала "Запрос" на вход 23. Управляющий монитор системы устанавливаетсяиа вхсдах 27 устройства код запрашиваемойфункции,На выход блока 8 памяти выдается со 40 держимое стоаки, при этом разряды, содержащие "1", соответствуют процессорам,способным выполнить запрашиваемую функцию. Через время, определяемое быстроделствием блока 8 памяти, управляющий45 монитор устанавливает единичный потенциальный сигнал "Запрос" на вход 23 устройства. По отрицательному фронтуочередного сиихрсимпульса триггер 2 переводится в единичное состояние и высоким50 уровнем сигнала на прямом выходе разрешает прохождение тактовых импульсов через элемент И 7, Единичный сигнал спрямого выхода триггера 2 поступает такжеиа сигнальный выход 24 устройства (состоя 55 ние "Занято" устройства) и на вход формирователя 3 импульсов, По импульсномусигналу с выхода формирователя 3 импульсов счетчик 4 обнуляется, а в триггеры 9группы заносится информация, поступающая на входы группы 28 "Отказ" процессора1756889 20 30 40 45 50 А=(5 с+ 15) 10 г .,Г =(83+19) 10 г ) устройства. При этом на выходе элемента ИЛИ 18 устанавливается нулевой уровень сигнала, который запрещает прохОждение синхроимпульсов через элемент И 14, Одновременно управляющий монитор, получив от устройства сигнал "Занято", снимает сигнал "Запрос" с входа 23 устройства, Если какой-либо процессор неработоспособен (нулевой сигнал на инверсном выходе соответствующего триггера группы 9) или оче редь задания его переполнена (нулевой сигнал на выходе переноса соответствующего счетчика группы 5), то информация о таком процессоре, поступающая от блока.8 памяти через соответствующий элемент И группы 10, не проходит и он не участвует в распределении запроса,Если на данный момент нет процессоров, способных выполнить запрашиваемую функцию, то на выходе 25 устройства формируется единичный сигнал в виде команды "Отказ по функции", который переводит в единичное состояние элемент ИЛИ 18 и тем самым разрешает прохождение тактовых импульсов через элемент И 14. При этом триггер 2 переводится в нулевое состояние (состояние "Свободно" устройства), Управ ляющий монитор, получив сигнал "Свободно", снимает код запрашиваемой функции с входов 27 устройства. Через некоторое время,может быть проведена повторная попытка распределить данный запрос.Если есть процессоры, способные выполнить запрашиваемую функцию, то происходит процесс распределения запроса на. 35 наименее загруженный процессор. Распределение ведетсяследующим образом. Происходит сравнение состояния счетчика 4, первоначально равного нулю и увеличивающегося с каждым тактовым импульсом на 1,с состоянием счетчиков группы 5, соответствующим очереди задания процессора Совпадение определяется наличием единичного сигнала на выходе соответствующего мультиплексора груйпы 6 и свидетельствует об обнаружении наименее загруженого процессора.Если найденный процессор способен выполнить запрашиваемую функцию (единичный сигнал на выходе соответствующего элемента И группы 10), то информация о нем проходит через соответствующий элемент И груйпы 19 и поступает на вход регистра 12. Таких процессоров может быть несколько, поэтому в регистре 12 фиксируются все наименее загруженные процессоры, способные выполнить запрашиваемую функцию. С помощью узла 13 приоритета выбирается один иэ них, и на соответствующем выходе 29 группы формируется единич 6ный сигнал, который, поступая насуммирующий вход соответствующего счетчика группы 5, модифицирует очередь задания процессора. Одновременно элемент ИЛИ 18 переводится в единичное состояние и разрешает прохождение синхроимпульсов через элемент И 14 на синхровходтриггера 2. При этом триггер 2 переводится в нулевое состояние (состояние "Свободно" устройства). Выбранный процессор получает с системной магистрали код запрашиваемой функции. а управляющий монитор; получив отустройства сигнал "Свободно", снимает код запрашиваемой функции с входов 27 устройства, Нулевой уровень сигнала на прямом выходе триггера 2 запрещает прохождение тактовых импульсов через элемент И 7, и модификация состояния счетчика прекращается. На этом процесс распределения задания завершается. В дальнейшем устройство работает аналогично вышеописанному.Предлагаемое устройство распределения заданий процессором и известное представляют собой последовательные схемы по надежности. Следовательно, интенсивность отказов устройств может быть определена следующим образом: где 4 - интенсивность отказов элементов 1-й группы;п 1 - число элемеНтов в 1-й группе;т - число групп в устройстве.Большинство цифровых микросхем имеют интенсивность отказов 4, = 10 г. Тогда Х= И 4, где И - число микросхем",о используемых в устройстве. Если условиться, что в предлагаемом устройстве и известном соответствует. Одна микросхема, то можно рассчитать среднюю интенсивность отказов обоих устройств. Лредлагаемое устройство содержит й = 51+ 15 элементов (1 - число процессоров в системе), известное - И = 81 + 19; Интенсивность отказов определяется соответственно: Таким образом, предлагаемое устройствопозволяет повысить надежность устройствав= (81 + 19)/(51 + 15) раз.При минимальном числе процессоров в системе (ф = 2)" 1,4, При увеличении 1увеличивается и в пределе равно 1,6.1756889 Таким образом, изменение режима работы устройства и уменьшение благодаря этому числа его элементов позволяют повысить надежность устройства в 1,4 - 1,6 раза, не снижая при этом достоверности функционирования. Формула изобретения Составитель В.ГрибковТехред У,Маргентал Корректор М Петрова Редактор В,Петраш Заказ 3089 Тираж ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР113035, Москва, Ж, Раушскдя ндб 4/5 Производственно-издательский комбинат "Патент, г, Ужгород., ул. Гагарина, 101 Устройство для распределения заданий процессорам, содержащее блок памяти, узел приоритета, группу триггеров, генератбр тактовых импульсов, группу мультиплексоров, регистр, два элемента ИЛИ, два триггера, четыре элемента И, формирователь импульсов, счетчик, элемент ИЛИ+ Е, группу реверсивных счетчиков, две группы элементов И, при этом вход кода задания устройства соединен с адресным входом блока памяти, информационные выходы которого соединены с первыми входами соответствующих элементов И первой группы, информацйонные выходы регистра соединены с- входами узла приоритета, прямой выход первого триггера соединен с первым . входом первого элемента И, входом запуска формирователя импульсов и одновременно является выходом занятости устройства, выход формирователя импульсов соединен са входом сброса счетчика, выход первого элемента И соединен со счетным входом счетчика, информационные выходц которого соединены с адресными входами мультиплексоров группы, выходы узла приоритета соединены с суммирующими входами соответствующих счетчиков группы, групйавходов признака выполнения задания устройства соединена с вычитающими входами соответствующих счетчиков группы, информационные выходы которых соединены с информационными входами соответствующих мультиплексоров группы, а выходы переноса - с вторыми входами соатветСтвующих элементов И первой группы, каждый вход группы входов "Отказ" процессора устройства соединен с информационным входом соответствующего триггера группц, инверсные выходы которых соединены с третьими входами соответствующих 5 элементов И первой группы, выходы которых соединены с входами элемента ИЛИНГ, вход "Сброс" устройства соединен с входами сброса первого и второго триггеров, счетчиков группы, регистра и триггеров 10 группы, вход "Пуск" устройства соединен синформационным входом второго триггера, вход Запрос с информационным ВхОдОм второго триггера, прямой выход второго триггера соединен с вхадагл запуска генера тора тактовых импульсов, выход которогосоединен с втарцм входам первого и первым входам второго элементов И, выход элемента ИЛИ-НЕ соединен с первым входом третьего элемента И, второй вход которого 20 соединен с прямым вьходам первого триггера, а выход является сигнальным выходом устройства и соединен с первым входом второго элемента ИЛИ, о тл и ч а ю ще е с я тем, что, с целью сокращения обьема абару давания, в устройстве выходы перцага элемента И и формирователя импульсов соединены соответственна с первым и вторым входами первого элемента ИЛИ, выходы узла приоритета являются группой сигналь ных выходов устройства и саединсны с группой входов второго элемента ИЛИ, выход первого элемента ИЛИ соединен с синхравходами триггеров группы и регистра, инверсные выходы триггеров группы соединены с 35 входами четвертого элемента И, выход которого соединен с вторым входом второго элемента ИЛИ, выход второго элемента И соединен с синхровхадам г 1 ервага триггера, выходы мультиплексоров группы соединены 40 с первыми входами соответствующих элементов И второй группы; вторые входы которых соединены с вцходами соответствующих элементов И первой группы, а выходы - с соответствующими входами регистра,45