Ik-триггер

(51)5 Н ИСАНИЕ ИЗОБРЕТЕНИЯ нст че ицына, К,В,СССР1989.(54) 3 К-ТРИГГЕР КМДП ТИП (57) Изобретение относится пульсной ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР АВТОРСКОМУ СВИДЕТЕЛЬСТ(56) Авторское свидетельствоМ 1628187, кл. Н 03 КЗ/353 технике и может быть использовано для построения больших интегральных схем в КМДП технологии, Целью изобретения является повышение надежности за счет упрощения устройства. Устройство содержит первый 1, второй 2, третий 3 и четвертый 4 элементы 2 И - НЕ, первый 5, второй 6, третий 10 и четвертый 11 МДП-транзисторы р-типа и первый 7 третий 8, четвертый 9, второй 12, пятый 13 и шестой 14 МДП-транзисторы п-типа, Поставленная цель достигается за счет введения. новых конструктивных связей. 1 ил.51015 20 25 30 35 40 45 50 55 Изобретение относится к импульсной технике и может быть использовано для построения больших интегральных схем в КМДП технологии.ИзвестенК-триггер КМДП типа, содержащий основной и вспомогательный триггеры, а также устройство управления (МС 140276). Между основным и вспомогательным триггерами, а также между элементами каждого из триггеров включены двунаправленные ключи (см. описание схем в каталоге фирмы МОТОРНО.А за 1978 г,),Основным недостатком триггера является низкая помехоустойчивость за счет использования двунаправленных ключей, которые требуют обеспечения синхронного парафазного управления. Из-за того, что обеспечить синхронность технологически трудно, в схеме возникают сквозные токи, приводящие к "состязанию" сигналов и снижению помехоустойчивости.Наиболее близким к предлагаемому является К-триггер, построенный по методу токовых соотношений, содержащий непосредственно связанные основной и дополнительные триггеры, а также устройство управления, состоящее из двух трехвходовых элементов И - Н Е и формирователя токовых соотношений.Недостатком устройства является то, что для его построения необходимо большое число транзисторов и, как следствие, ,К-триггер занимает достаточно большую площадь на кристалле.Цель изобретения - повышение надежности за счет упрощения устройства.Поставленная цель достигается -.ем, что в устройство, содержащее дополнительный триггер с непосредственными связями на первом и втором элементах 2 И - НЕ, причем выходы последних соответственно соединены с инверсным и прямым выходами устройства, первый, второй, третий и четвертый МДП-транзисторы р-типа, первый и второй МДП-транзисторы п-типа, истоки первого, третьего и четвертого МДП-транзисторов ртипа объединены с шиной питания, сток первого и исток второго МДП-транзисторов р-типа объединены, стоки второго и третьего транзисторов р-типа соединены со стоком первого транзистора п-типа, исток последнего объединен с истоком второго транзистора п-типа, сток которого соединен со стоком четвертого транзистора р-типа, затворы второго, третьего и четвертого транзисторов р-типа и затворы первого и второго транзисторов и-типа объединены с входной тактовой шиной, введены третий и четвертый элементы 2 И-НЕ, третий, четвертый, пятый и шестой МДП-транзисторы итипа, причем третий и четвертый элементы 2 И-НЕ образуют основной триггер с непосредственными связями, выходы третьего и четвертого элементов 2 И - НЕ соответственно соединены с вторыми входами первого и второго элементов 2 И - НЕ, стоки третьего и четвертого МДП-транзисторов р-типа соответственно соединены с вторыми входами третьего и четвертого элементов 2 И - НЕ, выходы первого и второго элементов 2 И - НЕ соответственно соединены с затворами первого МДП-транзистора р-типа, затвором третьего МДП-транзистора и-типа и затвором пятого МДП-транзистора п-типа, сток последнего соединен со стоком третьего МДП-транзистора п-типа, истоки третьего и пятого МДП-транзисторов и-типа соответственно соединены со стоками четвертого и шестого МДП-транзисторов п-типа, истоки которых объединены с общей шиной, а затворы соответственно соединены с Л- и К- входами устройства,На чертеже приведена электрическая принципиальная схема К-триггера КМДП- типа,,К-триггер содержит первый 1, второй 2, третий 3 и четвертый 4 элементы 2 И - НЕ, первый 5, второй 6, третий 10 и четвертый 11 МДП-тразисторы р-типа и первый 7, третий 8, четвертый 9, второй 12, пятый 13 и шестой 14 МДП-транзисторы и-типа. Выход элемента И - НЕ 1 соединен с первым входом элемента 2, с затворами транзисторов 5, 8 и инверсным выходом устройства; выход элемента 2 подключен к первому входу элемента 1, затвору транзистора 13 и прямому выходу устройства; выход элемента 3 соединен с вторым входом элемента 1 и первым входом элемента 4, выход последнего подключен соогветственно к второму входу элемента 2 и первому входу элемента 3, истоки транзисторов 5, 10, 11 объединены с шиной питания и подложками транзисторов 5, 10, 11, стоктранзистора 10 соединен со стоками транзисторов 6, 7 и вторым входом элемента 3, второй вход элемента 4 соединен со стоками транзисторов 11, 12, стоки транзисторов 8, 13 объединены с истоками транзистора 7, 12, исток транзистора 8 соединен со стоком транзистора 9,исток последнего объединен с истоком транзистора 14, подложками транзисторов 9, 14 и общей шиной; затворы транзисторов 6,7, 10, 11, 12 объединены с тактовой входной шиной; затворы транзисторов 9, 14 соответственно соединены с - и К-входами устройства, исток транзистора 13 соединен состоком транзистора 14,Прежде чем описывать работу устройства, остановимся на методе схемотехниче. ской реализации уравнения Ос=1-0 с, которое соответствует режиму записи информации в 1 К-триггер (с=1 - 0), Операциявычитания выполняется схемой сравненияна основе тактируемого триггера на третьем3, четвертом 4 элементах 2 И - Н Е, В качествесравниваемых величин используются токичерез транзисторы 5, б, 10, 11. При этомпредполагается, что входные емкости (Свх)и пороговые напряжения (Опор) элементов3, 4 идентичны.Известно, что время нарастания напряжения до порогового уровня определяетсяЧпорСвхсоотношением тн - , где зар - ток,1 зарпротекающий через транзисторы 5, 6, 10 и11. Если по тактовому импульсу закрыть инверторы 3, 4 (т.е. сформировать на их выходах потенциалы высокого логическогоуровня), то по окончании тактового импульса (с=1 -з 0) быстрее откроется тот изинвертором 3, 4, входной ток (на вторыхвходах) которого выше (при наличии на остальных входах инверторов 3, 4 сигналоввысокого логического уровня),Таким образом, предлагаемое соединение транзисторов 5, б, 10, 11 позволяет получать различные соотношения междувходными токами инверторов 3, 4. Если принять, например, что сопротивления каналовтранзисторов 5, 6 равны В/6, транзистора10 - В, транзистора 11 - Я/2, то при различных комбинациях входных сигналов всегдабудет выполняться соотношение междувходными токами инверторов 3 (з) и 4(14),равное 1/2 или 2, т,е. всегда один из токовбольше другого в два раза.Устройство работает следующим образом.Предположим, что в режиме хранения(при с=О) на выходе устройства имеем сигнал С 1=1, 0=0. На выходе инвертора 4 будемиметь сигнал низкого логического уровня,который будет фиксировать высокие логические уровни на выходах инверторов 2, 3.Транзисторы 7 и 12 будут закрыты, поэтомуизменения сигналов на 1- и К-входах не будут влиять на состояние основного и дополнительного триггеров. При этом транзистор8 закрыт, а транзисторы 5, б, 10, 11, 13открыты. Поскольку транзисторы 7, 12 закрыты, то независимо от состояния основного и дополнительного триггеровустройство будет находиться в режиме хранения.С приходом тактового импульса с=1транзисторы 7, 12 открываются, а транзисторы 6, 10, 11 переходят в закрытое состояние. Транзистор 8 закрыт, а транзистор 13 5 10 15 20 25 30 35 40 45 50 55 открыт(0=0, С 1=1), Если.1=1, К=О,то с приходом тактового импульса состояние основного триггера (на инверторах 3, 4) не изменяется, так как транзисторы 5, 8 закрыты. Если 1=0, К=1, то транзисторы 13, 14 открыты и на вторых входах инверторов 3, 4 имеем сигнал низкого логического уровня (транзисторы 7, 12 открыты), что приведет к формированию на выходах инверторов 3, 4 сигналов высокого логического уровня. При этом состоя ние. до пол нител ьного триггера не изменяется, По срезу тактового импульса (с=1- 0) транзисторы 7, 12 закрываются, транзисторы б, 10, 11 переходят в открытое состояние, Поскольку транзистор 5 открыт (0=0), то входной ток инвертора 3 в два раза больше входного тока инвертора 4. Поэтому инвертор 3 откроется быстрее, что приведет к изменению состояния дополнительного триггера на противоположное.Предположим, что потактовому импульсу на входах устройства имеем сигналы высокого логического уровня.=К=1. В этом случае транзисторы 7, 9, 14 открыты и сигнал низкого логического уровня на входах инверторов 3, 4 формируется по цепи, которая определяется состоянием дополнительного триггера на инверторах 1, 2, Если 0=1, то открыт транзистор 14, а если 0=0, то находится в открытом состоянии транзистор 8. В последнем случае сигнал низкого логического уровня на входах инверторов 3, 4 формируется соответственно через транзисторы 3, 8, 7, 12. Тогда по срезу тактового импульса в зависимости от состояния дополнительного триггера 0=0 (транзистор 5 открыт) быстрее перейдет в открытое состояние инвертор 3 или при 0=1 (транзистор 5 закрыт) быстрее откроется инвертор 4. При веденный порядок переключения инверторов основного триггера (3, 4) определяется указанными выше соотношениями между их входными токами. Таким образом, при 1=К=1 триггер работает в счетном режиме,Из описания следует, что рассматриваемый триггер выполняет функцию управляемого по срезу 1 К-триггера.В отличие от схемы прототипа для реализации данной схемы требуется в 1,45 раза меньше транзисторов, что позволяет практически в два раза сократить площадь, занимаемую устройством на кристалле,Таким образом, повышается надежность триггера за счет его упрощения.Формула изобретения ,1 К-триггер, на транзисторах КМДП типа, содержащий дополнительный триггер с непосредственными связями на первом и втором элементах 2 И-НЕ, выходы которых соответственно соединены с инверсным иЗаказ 1678 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб 4/5 Производственно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина, 101 г У прямым выходами устройства, первый-четвертый МДП-транзисторы р-типа, первый и второй МДП-транзисторы п-типа, истоки первого, третьего и четвертого МДП-транзисторов р-типа соединены с шиной пита ния, сток первого и исток второго МДП-транзисторов р-типа соединены, стоки второго и третьего транзисторов р-типа соединены со стоком первого транзистора п-типа, исток которого соединен с истоком 10 второго транзистора п-типа, сток которого соединен со стоком четвертого транзистора р-типа, затворы второго, третьего и четвертого транзисторов р-типа и затворы первого и второго транзисторов п-типа соединены с 15 входной тактовой шиной, о т л и ч а ю щ и йс я тем, что, с целью повышения надежности за счет упрощения устройства, в него введены третий и четвертый элементы 2 И - НЕ, третий, четвертый, пятый и шестой 20 МДП-транзисторы п-типа, причем третий и четвертый элементы 2 И - НЕ образуют основной триггер с непосредственными связями, выходы третьего и четвертого элементов 2 И-НЕ соответственно соединены с вторыми входами первого и второго элементов 2 И - НЕ, стоки третьего и четвертого МДП-транзисторов р-типа соответственно соединены с вторыми входами третьего и четвертого элементов 2 И - НЕ, выходы первого и второго элементов 2 И - НЕ соответственно соединены с затворами первого МДП-транзистора р-типа, затвором третьего МДП-транзистора и-типа и затвором пятого МДП-транзистора п-типа, сток которого соединен со стоком третьего МДП- транзистора п-типа, и истоком первого МДП-транзистора п-типа, истоки третьего и пятого МДП-транзисторов и-типа соответственно соединены со стоками четвертого и шестого МДП-транзисторов п-типа, истоки которых соединены с общей шиной, а затворы соответственно соединены с и К входами устройства,