Устройство дискретной подстройки фазы

00 ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР АВТОРСКОМУ СВИДЕТЕЛЬСТ(56) Алексеев Ь.п, и др. Высокочастотный дискретный выделитель тактового синхросигнала. - Труды Н ИИР, 1984, М 1, с,45 - 48. (54) УСТРОЙСТВО ДИСКРЕТНОЙ ПОДСТРОЙКИ ФАЗЫ(57) Изобретение относится к связи и может бь 1 ть использовано в радиотехнических системах для отслеживания фазы принимаемого сигнала, Целью является расширение диапазона подстройки, Устроиство содержит два кольца фазовой автоподстройки частоты, одно из которых, содержащее фазовый детектор 1, первый логический элемент 15, реверсивный счетчик 3, коммутатор 4 отводов и многоотводную линию 2 задержки, производит собственно подстройку фазы входного сигнала под опорное колебание, а другое, содержащее дополнительный фазовый детектор 5, второй логический элемент 6, дополнительный реверсивный счетчик 7 и дополнительный коммутатор 8 отводов, служит для определения номера отвода многоотводной линии 2 задержки, соответствующего задержке опорного сигнала на 2 л, Цель изобретения достигается ограничением изменения состояния реверсивного счетчика 3 этим номером отвода с помощью коммутатора 11 адреса и первого и второго элементов 9 и 10 сравнения, 1 з,п. ф-лы, 1 ил,Изобретение относится к связи и можетбыть использовано в радиотехнических системах для отслеживания фазы принимаемого сигнала.Целью изобретения является расширение диапазона подстройки,На чертеже представлена структурнаяэлектрическая схема устройства дискретной подстройки фазы.Устройство дискретной подстройки Фазысодержит фазовый детектор (ФД) 1, многоотводную линию 2 задержки, реверсивныйсчетчик 3, коммутатор 4 отводов, дополнительный ФД 5, логический элемент 6, выполненный, например, на элементеИЛИ-НЕ, дополнительный реаерсивныйсчетчик 7, дополнительный коммутатор 8 отводов, первый и второй элементы 9 и 10сравнения, коммутатор 11 адреса, выполненный в виде первого и второго ключа 12и 13 и блока элементов ИЛИ 14, и первыйлогический элемент 15, содержащий, например, элементы НЕ 16,17, элементы И18,19,20,21 и элементы ИЛИ-НЕ 22 и 23,Устройство дискретной подстройки фазы работает следующим образом,На вход устройства и вход опорного сигнала поступают сигналы типа "меандр" сравными или близкими частотами. Опорныйсигнал поступает непосредственно на одинвход дополнительного фазового детектора5, а на другой вход - через многоотводнуюлинию 2 задержки с отвода, который коммутирует на свой выход дополнительный коммутатор 8 отводов.В случае, если фронты меандров, поступающих на входы ФД 1, разнесены не болеечем на временный дискрет Й, то на обоихвыходах ФД 1 присутствуют уровни логического нуля. Если меандр с выхода дополнительного коммутатора 8 отстает(опережает)более чем на Ь от меандра йа входе опорного сигнала, то уровень логической единицы появляется на выходе отставания(опережения) дополнительного Фазовогодетектора 5. Поступающий на тактовый. вход дополнительного реверсивного счетчика 7 опорный сигнал осуществляет счет внужном направлении при наличии уровнялогической единицы на одном иэ выходовдополнительного ФД 5, так ак в этом случае с второго выхода второго логическогоэлемента 6 на вход разрешения счета дополнительного реверсивного счетчика 7поступит уровень логического ".О", а уровень сигнала с первого выхода второго логического элемента определит направлениесчета в дополнительном реверсивном счетчике 7. Для исключения сравнения на ФД 1 двух не смещенных друг относительно друга опорных сигналов (сдвиг 0- л) на сигнальный вход коммутатора.8 отводов, соответствующих нулевому адресу, подается уровень 5 логического нуля. Поэтому, если при включении устройства в дополнительном реверсивном счетчике 7 окажется нулевая комбинация, на выход коммутатора 8 будет транслирован уровень логического нуля, со ответственно, на выходе отставания дополнительного ФД 5 появится уровень логической единицы, соответствующий отставанию сигнала на другом входе дополни-.тельного ФД 5. По следующему счетному 15 такту на тактовом входе дополнительногореверсивного счетчика 7 произойдет коммутация последнего отвода мкогоотводной линией 2 задержки (так как в счетчике при нулевой комбинации при наличии импульса 20 вычитания вырабатывается сигнал переноса, по которому устанавливается максимальное число, соответствующее максимальному номеру отвода многоотводной линии задержки 2).25 Далее в результате серии подключенийна вход дополнительного ФД 5 будет скоммутирован сигнал, отличие которого от опорного сигнала по фазе будет находиться в пределах 2 й+ Ь 1. В этой ситуации на вы- ЗО ходах дополнительного ФД 5 будет отсутствовать уровень логической единицы, соответственно, уровень логической единицы с второго выхода второго логического элемента 6 запретит счет в дополнительном 35 реверсивном счетчике 7, поэтому счетныеимпульсы на его входе не произведут в нем переключений, и с выхода дополнительного реверсивного счетчика 7 на первый информационный вход коммутатора 11 адреса и, 40 первого элемента 9 сравнения будет поступать код номера отвода, соответствующего задержке 2, Второй границей используемой части многоотводной линии 2 задержки является первый отвод, код которого подается 45 на второй информационный вход коммутатора 11 адреса и вход второго элемента 10 сравнения, поступающий на ФД 1, входной сигнал сравнивается в нем с опорным сигналом с отвода многоотводной линии 2 за держки. Предположим, что фазысравниваемых на ФД 1 сигналов одинаковы в момент, когда нэ другой вход ФД 1 коммутируется отвод многоотводной линии 2 за.держки, расположенный между двумя.55 граничными отводами. В этом случае на выходах элементов 9,10 сравнения присутствуют уровни логического нуля, так как адрес с выхода дополнительного реверсивного счетчика 7, поступающий на другие входыэлементов 9,10 сравнения, отличается от граничных. На выходах ФД 1 также будут присутствовать уровни логического нуля.Предположим, что частота меандра на сигнальном входе выше частоты опорного сигнала. В этом случае спустя определенное количество тактов синфазность сигналов на входах ФД 1 нарушится - сигнал, поступающий с выхода коммутатора 4, будет отставать на величину, большую чем Лс, В результате появится уровень логической единицы на выходе опережения ФД 1 и на втором выходе первого логического элемента 15, который определяет режим сложения в реверсивном счетчике 3. Под воздействием тактов, поступающих с входа опорного сигнала, коммутатор 4 переключает отвод в сторону увеличения номера, после чего в течение некоторого времени наблюдается состояние синфазности. Затем, происходит новое переключение коммутатора. Так, сигнал на выходе коммутатора 4 отслеживает фазу сигнала на входе устройства, Увеличение номера коммутируемого отвода производится до тех пор, пока первый элемент 9 сравнения не зафиксирует равенство кодов, В этом случае уровень логической единицы с него откроет второй ключ 13, и код адреса с первого Отвода через него и блек элементов ИЛИ 14 поступит на информационные входы реверсивного счетчика 3. уровень логической единицы первого элемента 9 сравнения поступит также на первый вход первого логического элемента и при очередном нарушении синфазности сигнал с ФД 1 через первый логический элемент 15 установит реверсивный счетчик 3 в заданное состояние, соответствующее адресу первого отвода, Таким образом осуществляется закольцовка многоотводной линии 2 задержки на нужных отводах,В случае, когда частота меандра на входе устройства ниже частоты опорного сигнала, переключение коммутатора 4 при отслеживании фазы входного сигнала осуществляется в противоположном направле 1 нии. т.е. в сторону уменьшения номера Отвода при появлении уровня лОГической единицы на выходе отставания ФД 1, соответственно, уровней логического нуля на входах разрешения счета и направления счета реверсивного счетчика 3. При этом в момент достижения первого отвода много- отводной линии 2 задержки сигнал равенства кодов вырабатывает второй элемент 10 сравнения и открывается первый ключ 12. Дальнейшее отслеживание фазы приводит к переключению на отвод многоотводной линии 2 задержки, код которого поступает из дополнительного реверсивного счетчика 5 10 15 20 25 30 35 40 50 55 7 через первый ключ 12 и блок элементов ИЛИ 14 на информационный вход реверсивного счетчика 3, Это переключение происходит под воздействием сигнала установки, поступающего на реверсивный счетчик 3 с третьего выхода первого логического элемента 15.Ф о рмул а изобретения1. Устройство дискретной подстройки фазы,содержащее фазовый детектор, реверсивный счетчик, многоотводную линию задержки, коммутатор отводов и дополнительный фазовый детектор, вход многоотводной линии задержки, тактовый вход реверсивного счетчика и сигнальный вход. коммутатора отводов, соответствующий нулевому адресу, являются входом опорного сигнала, другие сигнальные входы коммутатора отводов соединены с отводами многоотводной линии задержки, его адресные входы присоединены к выходам реверсивного счетчика, а выход - к одному входу фазового детектора, другой вход которого является входом устройства, о т ли ч а ю щ е е с я тем, что, с целью расширения диапазона подстройки, в него введены дополнительный реверсивный счетчик, дополчительный коммутатор Отводов, коммутатор адреса, первый и второй элеь енты сравнечия, первый и второй логические блоки, причем один вход дополнительного фазового детектора и тактовь е входы реверсивных счетчиков ссединены с входом опорного сигнала, сигнальный вход дополнительного коммутатора отводов, соответствующий нулевому адресу, является входо л для подачи уровня лоГического нуля, другие сигнальные ВХОДЫ ДОПОЛН МГЕЛЬНОГО КОММУтатОРа ОтВО- дов соединени с Отводами многоотводнОЙ линии задержки е О адре-ные входы с выходами дополнительного реверсивного счетчика, а выход - с друг;:;-; входом дополнительного фазового деектога, Одни входы обоих элементов срэв, ения соединены с выходами дсполнительРОГО реверсивнОГО счетчика, другой вход первого элемента сравнения и первый информационный вход коммутатора адреса соединены с выходами дополнительного реверсивного счетчика, другой вход втор;го элемента сравнения и второй информационный вход коммутатора адреса являются ьхадом для подачи нулевого кода, выход коммутатора подключен к информационному входу реверсивного счетчика. у.равлящие входы коммутатора адреса подключены к выходам элементов срав ения, Гервый и второй входы первого логического блока Г 1 одключены соответственно к выходам первого и второго элементов сравнения, третий и четвертый входык выходам опережения запаздывания фа1698986 Составитель В,КозловТехред М,Моргентал Корректор О.Ципле Редактор М. Ьандура Заказ 4402 1 ираж ПодписноеВНИИПИ Гасударственного комитета па изобретениям и открытиям при ГКНТ СССР113035 Москва., Ж, Раушская наб., 4/5 Производственно-издательский комбинат Га гент, Г, Гжгарсд, уд, агаринз, 01 зового детектора соответственно, первый, второй и третий выходы первого лагическога барака подключены соответственно к Входу записи, входу направления счета и входу разрешения счета реверсивного счетчика, при этом первый логический блок рализуег преобразования Вида;У 1 = /х 1+ хз//х 2 + х/; У 2 - х 1хз,, Уз - /х 1+ хз х; + х 4,гд х 1, х, хз, х 4 - сигналы на первом, Втором, третьем и четвертом входах первого логическрго блока соответственно,У 1, У 2 и зсиГналы на его первом, втбром и третьем выходах соответственно, ПЕРВЫЙ И ВГСРай ВХОДЫ ВТОРОго ЛОГИЧЕСКаГС элемента соединены соответственна с вы" хддами спервкения и отставания даполнитерьнсга фазового детектора, а ега первый и Отарой выходы - с Входами направления сЧста и разрешения счета дополнительного рйверсивного счетчика соответственно, при этом второй логический элемент выполняет преобразование вида Уа - хв, У 5 = (х 5+ хв), где хц и хв- сигналы на выходах опережения и отставания дополнительного фазового де тектара, а У 4 и У 5- сигналы на ега первом иВтором Выходах соответственно,% Устройство по п.3, о т л и ч а ю щ е ес я тем, что, коммутатор адреса содержит 1 О последовательна соединенные первыйюиоч и блок элементов ИЛИ, а также второй кл.Оч, выход которОГО соединен с Вторым входом блока элементов ИЛИ, причем информационные входы первого и второго 5 клачеЙ являются соответственна первым лвторым информационным входами коммутатора адреса, входы управления первого и второго ключей являются управляющими ходами коммутатора адресса, а выход блс-О ка элементов ИЛИ является выходом коммутатора адреса.