Устройство для передачи и приема дискретной информации по параллельным каналам связи переменной длины

)5 и КОМИТЕТМ И ОТКРЫТИЯМ ГОСУДАРСТВЕННПО ИЗОБРЕТЕНПРИ ГКНТ СССР САНИЕ ИЗОБРЕТЕНИЯ в, Э.С. У АЧИ И ПРИ МАЦИИ ПО СВЯЗИ ПЕ технике связи истемах перепри работе с х сообщений О АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(54) УСТРОЙСТВО ДЛЯ ПЕРЕЕМА ДИСКРЕТНОЙ ИНФОПАРАЛЛЕЛЬНЫМ КАНАЛАМРЕМЕННОЙ ДЛИНЫ(57) Изобретение относится ки может найти применение в сдачи дискретной информацииисточником быстростареющи.) 3/16 по параллельным каналам переменной длины. Целью изобретения является увеличение скорости передачи. Устройство содержит на передающей стороне распределитель 1, датчик 2 циклических номеров, блоки 3 управления, датчики 4 маркирующей комбинации и коммутатор 5, а на приемной стороне дешифраторы 6, приемники 7 циклических номеров, блоки 8 и 11 выбора, определитель 9 порядка чтения, блок 10 сравнения, счетчик 12 адресов чтения и блок 13 памяти, Задержка информации адаптируется к качеству передачи по параллельным каналам и всегда стремится к задержке самого короткого из каналов связи, что увеличивает скорость передачи дискретной информации. 1 ил.Изобретение относится к области связи и может найти применение в системах передачи дискретной информации при работе с источниками быстростареющих сообщений по параллельным каналам переменной длины.Целью изобретения является увеличение скорости передачи.На чертеже изображена структурно- электрическая схема устройства.Устройство содержит на передающей стороне распределитель 1, датчик 2 циклических номеров и в каждом канале - блок 3 управления и датчик 4 маркирующей комбинации, а также коммутатор 5, на приемной стороне в каждом канале - дешифратор б и приемники 7 циклических номеров, а также первый блок 8 выбора, определитель 9 порядка чтения, блок 10 сравнения, второй блок 11 выбора, счетчик 12 адресов чтения и блок 13 памяти.Устройство для передачи и приема дискретной информации по параллельным каналам связи переменной длины работает следующим образом.На передаче распределитель 1 формирует с помощью тактов Т 1 циклы передачи информации, при этом в каждом цикле в течение времени т 1 - 12 отводится место для передачи служебной информации, а именно текущего циклического номера передаваемого блока, сформированного датчиком 2 циклических номеров и меняющегося по каждому сигналу начала цикла, сформированному распределителем 1. При этом в течение времени 11-с 2 через коммутатор 5 по всем каналам одновременно выдается служебная информация, а в остальное время - информация от источника информации (Инф 1 Инфо).В режиме фазирования, раздельного для каждого канала, по сигналам на управляющих входах (от У 301 УЗОЙ) осуществляется процедура передачи фазирующих комбинаций "Запрос" и "Фаза", При этом по сигналу "Запрос" передаются сформированные датчиком маркирующей комбинации 44 отрезок прямой рекуррентной последовательности, а по сигналу "Фаза" - отрезок инверсной рекурренты.,датчик маркирующей комбинации 4 ,4 синхронизируется сигналом начала цикла, формируемым распределителем 1. Блок 3 ,3 управления осуществляет переключение режима передачи рекурренты,а также осуществляет в каждом канале управление, работой коммутатора 5, обеспечивая при этом передачу в соответствующий канал либо информационной последовательности, либо маркирующей комбинации.Выход иэ режима фаэироеания осуществляется по сигналу "Конец фазы", поступающемуна управляющие входы (из У 301 УЗОМ).Таким образом, устройство на передаче обеспечивает синхронную работу по всем каналам одновременно, цикловое фазирование в каждом канале, при этом в каждом блоке информации передается текущий циклический номер. Разрядность этого номера и выбирается из условия максимально возможной разности времени распространения в канале связи 5 10 и Запись и чтение информации происходит следующим образом. 15 где тмакс - максимальное время распространения, с;Ьи, - минимальное время распространения, с;Б - скорость передачи, бит/с;20 Е - длина блока информации, бит,На приеме информация иэ каждого канала (Инф 1.Инфо) поступает на вход дешифратора б б соответствующегоканала, который осуществляет помехо 25 устойчивый прием маркирующих комбинаций "Фаза" либо "Запрос" и формируетсигнал начала цикла, который вызовется наприемник циклических номеров 7 7 .Распределитель, входящий в состав30 приемника циклических номеров 77, всоответствующих канальных тактах Т 1 ТМформирует циклы работы, выделяя при этомв течение времени 11-тг служебную областьи осуществляя запись в регистр и-разрядно 35 го циклического номера, а в течение времени тг-%з - запись гп-разрядногоинформационного содержания блока.Циклические номера и информациявсех каналов поступают на вход первого40 блока 8 выбора, который по сигналам "Верно", поступающим на управляющие входы(из У 301 УЗОМ), обеспечивает подключение информации соответствующего каналак блоку 13 памяти, определителю 9 порядка45 чтения и блоку 10 сравнения, обеспечивающих совместно с вторым блоком выбора 11и счетчиком 12 адресов чтения запись информации, поступающей из разных каналовв хаотическом порядке (обусловленном раз 50 ностью между временем распространенияканалов скачкообразным, либо плавным изменением длины каналов, уходом частоты вканале вследствие эффекта До плера и другими причинами), и выдачу ее получателю55 сообщения в строгом порядке следованияциклических номеров, 1658407Принятый из любого канала циклический и-разрядный номер А сравнивается с положением и-разрядного счетчика 12 адресов считывания ( номером В ) и случае АВ блок 10 сравнения выдает управляющий сигнал, по которому второй блок 11 выбора устанавливает режим записи. Предполагается, что в начальный момент включения устройства число В устанавливается равным первому принятому числу А, В режиме записи по адресу, выраженному числом А, осуществляется запись информации в блок 13 памяти и по этому же адресу в запоминающее устройство принятых номеров, расположенном в определителе 9 порядка чтения, заносится признак принятого блока - логическая единица. Установка режима записи синхронизируется тактами ТИ 1, Затем тактами ТИ 2 устанавливается режим опроса адреса чтения В, выдаваемого счетчиком адресов 12 чтения. Если В=А, то по адресу В с выхода определителя 9 порядка чтения считывается "единица", которая в такте ТИЗ переключает второй блок 11 выбора в положение чтения, после чего осуществляется считывание информации иэ блока 13 памяти, в запоминающее устройство принятых номеров, расположенное в определителе 9 порядка чтения, записывается логический ноль по адресу чтения - признак считанной информации, а счетчик 12 адресов чтения увеличивает свое значение на единицу в такте ТИ 4, полагая В = А + 1 и устанавливая значение ожидаемого номера иэ каналов связи. Если следующий номер из любого канала связи равен ожидаемому, то происходит запись и чтение блока информации. а счетчик 12 адресов чтения, увеличивая на единицу свое значение, устанавливается в положение следующего ожидаемого номера и т,д. Если блок приходит с номером меньше ожидаемого А В, то это означает, что этот блок "опоздал", т.е. и-ишел иэ более длинного канала, а ранее этот блок иэ более короткого канала уже и. лучен, Такой блок не записывается в запоминающее устройство.Если блок приходит с номером больше ожидаемого АВ, то этот блок вписывается в запоминающее устройство, а вывод его не осуществляется. После прихода ожидаемого блока А-В осуществляется вывод потребителю всех ранее записанных блоков со скоростью, определяемой быстродействием вывода информации получателю информации, Как правило, вывод осуществляется на значительно более высокой скорости, чем ввод информации иэ каналов связи, определяемый ограниченной пропускной способностью каналов связи. 5 10 15 20 25 30 35 40 45 50 55 В общем случае. в условиях помех в каналах связи, в режимах плавного, либо скачкообразного изменения длины каналов задержка информации в устройстве адаптируется к качеству передачи по параллельным каналам и всегда стремится к задержке самого короткого из каналов связи.Формула изобретения Устройство для передачи и приема дискретной информации по параллельным каналам связи переменной длины, содержащее на передающей стороне распределитель и коммутатор, и в каждом канале - последовательно соединенные блок управления и датчик маркирующей комбинации, выходы которых соединены с канальными входами коммутатора, синхронизирующий вход датчика маркирующей комбинации каждого канала соединен с синхронизирующим выходом распределителя, информационный вход и выходы коммутатора являются информационным входом и выходами передающей стороны, управляющими входами которой являются входы блоков управления каждого канала, а на приемной стороне - блок памяти, первый и второй блоки выбора, счетчик адресов чтения и в каждом канале - дешифратор, причем выход счетчика адресов чтения подключен к входу чтения блока памяти, выход которого является выходом приемной стороны, информационными входами которой я ел я ются входы деш ифрато ров каждого канала, отличающееся тем,что,сцелью увеличения скорости передачи, на передающей стороне введен датчик циклических номеров, синхронизирующий и управляющий входы котороо соединены соответственно с синхронизирующим и управляющим выходами распределителя, управляющий выход которого, а также выход датчика циклических номеров подключены соответственно к управляющему и дополнительному входам коммутатора, а на приемной стороне введены определитель порядка чтения, блок сравнения и в каждом канале - приемник циклического номера, информационный, установочный входы и выходы которого соединены соответственно с входом, выходом дешифратора и канальными входами первого блока выбора, информационный выход которого подключен к информационному входу блока памяти, а служебный выход - к входу записи блока памяти, информационному входу определителя порядка чтения и первому входу блока сравнения, второй вход которого соединен с выходами счетчика адресов чтения и входом чтения определителя порядка чтения, управляющий вход и выход которого соединены соответственЗаказ 1723 Тираж 399 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., 4/5 Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 но с первым управляющим выходом и входом разрешения чтения второго блока выбора, вход разрешения записи и второй управляющий выход которого соединены соответственно с выходом блока сравнения и переключающим входом блока памяти, который также соединен с входом счетчика адресов чтения, а управляющие входы первого блока выбора являются управляющими вхо дами приемной стороны.