Устройство для кодирования видеосигнала

/30, Н 04 й 7/13 1)5 ИСАНИЕ ИЗОБРЕТ ЕТЕЛЬСТ ВТОРСКОМУ позволяет повысить информативность устройства. Устройство содержит блок 1 временных задержек, сумматоры 2 - 5, блоки 8 - 14 вычитания, источник 15 постоянного кода, блок 16 сравнения, блок 17 инвертирования, коммутатор 18, блоки 19-22 давления, синхрогенератор 24 и преобразователь 25 параллельного кода в последовательный, Благодаря введению сумматоров 6,7 и регистра 23 в устройстве обеспечивается совместное кодирование двух групп трансформированных элементов, что уменьшает расход бит на кодирование одного элемента с четырех до трех без заметных потерь качества изображения. 1 ил. 3 ь 4 ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИПРИ ГКНТ СССР(56) Техника кино и телевидения, 1986, М 11.Авторское свидетельство СССР 1 Ф 1394466, кл. Н 04 М 7/18, 1986.Авторское свидетельство СССР М 1506554, кл, Н 03 М 7/30, 1987. (54) УСТРОЙСТВО ДЛЯ КОДИРОВАНИЯ ВИДЕОСИГНАЛА(57) Изобретение относится к вычислительной технике и технике связи. Его использование в цифровых телевизионных системах с эффективным кодированием видеоданных Ы 2, 16479Изобретение относится к еьчислительной технике и технике связи и может быть использовано при построении цифровых телевизионных систем с эффективным кодированием видеоданных,Цель изобретения - повышение информативностии устройства.На чертеже приведена блок-схема устройства.Устройство содержит блок 1 временных задержек, первый - шестой сумматоры 2-7, первый - седьмой блоки 8-14 вычитания, источник 15 постоянного кода, блок 16 срав 10 обраэователь 25 параллельного кода в последовательный,Блок 1 представляет собой последовательно-параллельный регистр. Первый блок 19 деления предназначен для деления входного числа на 4 и состоит из сумматора и 20 дешифратора, который анализирует два младших разряда входного кода. Если код В этих младших разрядах равен 10 или 11, то единица с дешифратор" добавляется в сумматоре блока 19 к коду шести старших раз 25 рядов, Блоки 20 - 22 осуществляют матричное деление двух кодов беэ сохранения сстатка.Преобразователь 25 состоит иэ буферного регистра для записи информации с перВых -" четвертых информационных Входов и параллельно-последовательного реги" 30 35 стра для преобразования 15-разрядного кодового слова с буферного регистра и девятираэрядного кодового слова с пятых- седьмых информационных входов в 24-рядное последовательное кодовое слово. Синхрогенератор 24 на первом выходе формирует сигнал с частотой Ь элемента (видеосигнала), на Втором Выходе - с частотой Ь/4 группы, на третьем выходе - с канальной частотой 1 к, на четвертом - с частотой 1 э/8 блока. При этом частота 1 э/4 подается в преобразователе 25 на буферный регистр,Устройство работает следующим образом.На вход блока 1 временных задеожек поступает видеосигнал в цифровом виде (дискретизированный и квантованный на 64 уровня). В блоке 1 временных задержек осуществляется преобразование четырех последовательно поступающих на вход Отсчетов а 0,.а 1, аг и аз видеосигнала в параллельный четырехэлементный сигнал, Группа иэ четырех элементов изображения подвергается быстрому преобразованию нения, блок 17 ичвертирования, коммутатор 18, первый - четвертый блоки 19-22 деле ния, регистр 23, синхрогенератор 24 и пре, если ВО126В мак 252-во), если Во126, (2ьдираваниевотво ное четырехуровнево рованиевосуще ему алгоритму, Для ка ппы из четырех элемен дится 2 бита. е (двухбитоствляется по ждой кодиру- ТОВ ВЫЧИСЛЯ На к Адаптив вое) коди следующ емой гру ется(252-во)/4, есл126. Значение (252 - во) заменсией во при во 126 и формиру17. Сравнение во с 126 произмощью блока 16, Код числаисточником 15, Выбор во иливычисления с осуществляетс ется инверется в блоке одится с по задается (252-во) длякоммутатоАдамара и в результате формируются элементы трансформанты Адамара;в 0 = а+ а 1+ аг + аз:в .= а 0 - а 1 + аг - аз; (1) вг = а 0+ а 1 - аг - аз;ВЗ = а - а 1 - аг + аэ.Элементы во и в 1 формируются на выходах третьего и четвертого сумматоров 4 и 5 соответственно, а элементы вг и вз - на выходах третьего и четвертого блоков 10 и 11 Вычитания,Так как Оа63 ( = О, 1, 2, 3), то из формулы (1) следует, что 0ВО252,а -126в 126, где) =1,2,3,Таким образом, на кодирование в; ( . - . О, 1, 2, 3) необходимо затратить 8 бит. Причем один иэ восьми разрядов в является знаковым. Сжатие потока видеоданных в 1,5 раза может быть получено семиразрядным кодированием во и трехразрядным кодированием в 1, вг, вз. Если на 4 шестиразрядных элемента ао, а 1, аг, аз в сумме отводится 24 бита. то на элементы трансформанты во, В 1, вг, вз нужно затратить 16 бит, т.е. в 24/16 = 1,5 раза меньше.Шесть передаваемых разрядов во являются старшими разрядами восьмиразрядного колда ВО. Один иэ трех передаваемых разрядов в является знаковым. Два других разряда вычисляются по адаптивной процедуре, Адаптация заключается в выборе пелредаваемого значения в в зависимости от значения во для каждого кодируемого квартета элементов ао. а 1, аг и аз,В основу адаптивного кодирования положена зависимость границ (верхней и нижней) изменения в от во;(3) 1в 1 = во - 2 (а 1+ аз);в 2 = во - 2(айаг + эз);1вЗ = вО -2(а 1+ а 2). ром 18, управляемым сигналом с выхода блока 16. На первом блоке 19 деления производится вычисление с, Затем модульв 1 каждого из коэффициентов в 1, в 2, вз делится на с в блоках 20-22 и результаты деления - трехразрядный код(один разряд знаковый, равный знаку в) передается на преобразователь 25,Известно, что для типовых вещательных изображений интервал межэлементной корреляции составляет 16 элементов. Следовательно, имеется высокая корреляция между соседними кодируемыми группами и, в первую очередь, между значениями во в смежных группах.Представим выражение (1) для.вг( = 1.2, 3) в следующем виде:в 1 = ао - а 1+ аг - аэ = ао+ а 1+ аг+ аз - 2 а 1- - 2 аз = во - 2(а 1+ аз);вг = ао+ а 1- аг - аз = ао+ а 1+ аг+ аз - 2 аг.2 аз = во - 2(а 2+ аз):вз = ао - а 1 - а 2 + аз = ао + а 1 + а 2 + аз - -2 а 1 - 2 а 2 = во - 2(а 1+ а 2). Иэ выражения (3), в частности, следует, что для вычисления в 1, в 2. вз может быть использовано любое значение во, Например, если через а обозначить кодируемую группу, а через а - предшествующую, то1для вычисления в, = 1, 3 группы аможет быть использовано значение во группы а,1Поэтому кодируемые группы из четырех элементов объединяются в блоки - по две группы в каждом блоке. Для первой группылЛ блока, назовем ее а вычисляются во, в 1, в 2 и вз, при этом осуществляется адаптивное квантование в 1, в 2 и вз по изложенному алгоритму, Для второй группы блока - а сэлементами а о, а 1, а 2 и аз производится вычисление: Значение во снимается с регистра 23, на котором производится запоминание во группы а на такт группы, Вычисление 2(э 1+ а з) и 2(а 1+ аг) производится на сумматорах 7 и 6. Сумма (аг+ аз) формируется на выходе второго сумматора 3Значения в 1, в 2, вз определяются с помощью трех блоков 12-14 вычитания. Для двух групп блока - а и а в канал связи отправляются коды во, в 1, в 2. вз, в 1, Ь 2, вз При этом, так как в;,. 1 =- Т, У, не зависят от во, не производится адаптивное квантование данных переменных. 30 35 40 45 50 55 В декодере нэ приемной стороне значе- НИЯ аО, а 1, аг, аэ ГРУППЫ а И ЗНачЕНИЯ а 1. аг,3аз группы а вычисляются на основании выражений (1), а значение ао определяется путем интерполяции, например, следующим образом: На кодирование во отводится 6 бит, на кодирование в 1, в 2, вз, в 1, вг, вз - по 3 бита, В результате блок иэ 8 шестираэрядных элементов представлен кодовым словом из 24 битов, т.е. по 3 бита на элемент.Таким образом, за счет исключения из передачи одного кода во на две группы осуществляется уменьшение расхода бит на кодирование элемента изображения с 4 до 3. При этом, благодаря пересчету высокочастотных элементов, т,е, их "подстройку" под во, а также интерполяции ао эффективное кодирование во не приводит к заметным потерям качества декодированных изображений. Формула изобретения Устройство для кодирования видеосигнала, содержащее блок временных задержек, информационныйй вход которого является входом устройства. а первые и вторые выходы соединены с одноименными входами первых сумматора и блока вычитания, третьи и четвертые выходы блока временных задержек подключены соответственно к первым и вторым входам второго сумматора и блока вычитания, выходы первого и второго сумматоров соединены соответственно с первыми и вторыми входами третьих сумматора и блока вычитания, выходы первого и второго блоков вычитания подключены соответственно к первым и вторым входам четвертых сумматора и блока вычитания,. выходы третьего сумматора соединены с первыми входами блока сравнения, входами блока инвертирования и первыми информационными входами преобразователяя параллельного кода в последовательный и коммутатора, выходы которого подключены к входам первого блока деления, выходы четвертого сумматора третьего и чегвертого блоков вычитания соединены с первыми входами соответственно второго - четвертого блоков деления, выходы которых подключены соответственно к вторым - четвертым информационным входам преобразователя параллельного кода в последовательный, выход ко 1 орого является выходом устройства, пятый-седьмой1647911 Составитель О,РевинскийТехред М,Моргентал Корректор С.Шевкун Редактор Н.Яцола Заказ 1415 Тираж 470 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., 45 Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 блоки вычитания, источник постоянного кода, выходы которого соединены с вторыми входами блока сравнения, синхрогенератор, первый выход которого подключен к тактовому входу блока временных задержек, второй вы ход синхрогенератора соединен с входом синхронизации блока временных задержек и первым входом синхронизации преобразователя параллельного кода в последовательный, третий выход синхрогенератора 10 подключен к тактовому входу преобразователя параллельного кода в последовательный, выходы блока инвертирования и выход блока сравнения соединены с вторыми информационными и управляющим входами 15 коммутатора, выходы первого блока деления подключены к вторым входам второго и четвертого блоков деления, отл и ч а ю ще е с я тем, что, с целью повышения информативности устройства, в него введены регистр и пя тый и шестой сумматоры, первые входы которых соответственно объединены и подключены к вторым выходам блока временных задержек, вторые входы пятого и шестого сумматоров подключены соответственно к третьим и четвертым выходам блока временных задержек, первые входы пятого блока вычитания подключены к выходам второго сумматора, выходы пятого и шестого сумматоров соединены с первыми входами соответственно шестого и седьмого блоков вычитания, информационные входы регистра подключены к выходам третьего сумматора, тактовый вход регистра подключен к второму выходу синхрогенератора, четвертый выход которого соединен с вторым входом синхронизации преобразователя параллельного кода в последовательный, вторые входы третьего блока деления подключены к выходам первого блока деления, выходы регистра соединены с вторыми входами пятого-седьмого блоков вычитания, выходы которых подключены соответственно к пятым-седьмым информационным входам преобразователя параллельного кода в последовательный.