Устройство для контроля последовательности событий

(21) (22) (46) (72) О.А. и И.П (53) (56) Гф 11 ычись и адке час ппение ойство хемы 2 ОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР 4486816/2426,09.8815,04.91. Бюл. Р 14А,Н. Бучнев, В,Р, Горовой,Зимнович, Е.И. КарпунинКрылатых681.3(088.8)Авторское свидетельство СССР0458, кл. С 06 Р 11/00, 1985торское свидетельство СССР0415, кл, С 06 Р 11/00, 1986(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯДОВАТЕЛЬНОСТИ СОБЫТИЙ(57) Изобретение относится клительной технике и может быт,пользовано при контроле и налсложных цифровых устройств,ности микропроцессорных систлью изобретения является повдостоверности контроля. Устрсостоит из блока 1 памяти, с сравнения, формирователей 3 и 4 импульсов, элемента И 5, счетчика 6,триггера 7, мультиплексора 8 и переключателя 9, Информация с выходовсчетчика сравнивается с информацией,поступающей с блока памяти, В результате сравнения счетчик увеличиваетсвое значение на единицу. Схема сравнения сравнивает очередные значениясчетчика и блока памяти. Этот алгоритм повторяется до тех пор, покане будет достигнуто значение счетчика, соответствующее заданной длинепоследовательности, или же не произойдет сброс в начальное состояние.Устройство может быть запрограммировано на опознание очень длинныхцифровыхпоследовательностей, чтопозволяет фиксировать перемежающиеся сбойные ошибки, тем самымповышается достоверность контроля,4 илИзобретение относится к вычислительной технике и может быть использовано при контроле и наладке сложных цифровых устройств, в частности микропроцессорных систем,1 елью изобретения является повышение достоверности контроля за счет реализации режима отслеживания данных последовательностей в прохождении программы в контролируемом логическом блоке.На Фиг, 1 представлена блок-схема предлагаемого устройства; на Фиг, 2 - блок-схема второго Формирователя импульсов; на Фиг, 3 - временные диаграммы работы устройства; на Фиг, 4 - блок-схема первого фор 10 мирователя импульсов.20Устройство (Фиг, 1) содержит блок 1 памяти, схему 2 сравнения, первый и второй Формирователи 3 и 4 импульсов, элемент И 5, счетчик 6, триггер 7, мультиплексор 8 и переключатель 9. 25 Первая группа адресных входов блока 1 памяти соединена с группой входов 10 устройства, Информационная группа входов 11 логического компаратора соединена с информационной группой входов блока 1 памяти, группа выходов которого соединена с первой группой входов схемы 2 сравнения, Вторая группа входов схемы 1 сравнения соединена с группой выходов счетчика 635 и группой адресных входов мультиплексора 8, информационные входы которого могут выборочно подключаться к нулевой шине переключателем 9, Управляющий вход записи/чтения блока 1 памяти является управляющим входом 12 устройства. Вход "Пуск" 13 устройства соединен с входом формирователя 3, первым входом Формирователя 4, первым входом элемента И 5 и нулевым 45 входом триггера 7, Выход формирователя 3 соединен с вторым входом формирователя 4, первый выход которого соединен с вторым входом .элемента И 5 и тактирующим входом счетчика 6,50 нулевой вход которого соединен с выходом триггера 7. Тактирующий вход триггера 7 соединен с вторым выходом Формирователя 4, Выход схемы 2 сравнения соединен с установочным входом триггера 7, Выход мультиплексора 8 является выходом устройства Второй вход формирователя 3 является вхо-. дом 14 признака достоверности яреса данных контролируемого логического блока. Выход элемента И 5 соединен с выходом выборки блока 1 памяти.Формирователь 4 импульсов содержит (Фиг. 2) триггер 15, элементИ 16 и элемент 17 задержки, Нулевойвход триггера 15 соединен с входом"Пуск" 13 устройства, а тактирующийвход - с выходом Формирователя 3 ипервым входом элемента И 16 черезэлемент 17 задержки, второй вход которого соединен с инверсным выходоми установочным входом триггера 15,Выход элемента И 16 соединен с вторым входом элемента И 5 и тактирующим входом счетчика 6, Прямойвыход триггера 15 соединен с тактиРующим входом тРиггера 7,Формирователь 3 (фиг. 4) содержит элементы И 18, 19 и 20, элемент НР 21 и элементы 22 и 23 задержки, Формирователь 3 обеспечивает Формирование импульса по переднему Фронту сигнала и по заднему Фронту сигнала с последующей трансляцией.Устройство работает следующим образом.Устройство имеет два основных режима работы, определяемых сигналом на входе "Пуск" 13: первый - режим начальной установки (на входе 13 - "0"), по которому осуществляется запись информации соответствующей требуемой логической последовательности в блок 1 памяти. "0" на входе 13 устанавливает через элемент И 5 вход выборки блока 1 памяти в состояние "0" - разрешается режим записи в блок 1.Запись производится по следующему алгоритму.На входы 10 устройства подается адрес ячейки памяти, в которую необходимо записать требуемую информацию, которая подается на информационную группу входов блока 1 памяти с входов 11 устройства. Адрес и информация на входах блока 1 памяти стробируется импульсом "0" по входу 12 устройства, Этим импульсом информация записывается в ячейку блока 1 памяти. Эта процедура повторяется до тех пор, пака не будет прописан весь блок 1 памяти.Например, для восьмиразрядногоадреса:Адрес Данные00000001 000000100 110000000 211001100 311110000 .400011111 5Второй режим работы - поиск заданной последовательности событий,К входам .10 устройства подключается объект (контролируемое логическоеустройство). На вход 12 устройстваподается сигнал уровня "1", что обеспечивает работу блока 1 памяти врежиме чтения. Согласно временной диаграмме, приведенной на фиг, 3, послезадания на входе "Пуск" 13 "1", формирователю 3 разрешена работа. Формирователь 3 по сигналам достоверностиадреса (данных, поступающих о". контролируемого устройства на вход 14(Фиг, 3 по каждому фронту сигнала 25Формирует импульс "0, На каждыйвходной импульс по входу 14 Формирователь 3 формирует два импульса 0,а формирователь 4 - два стробирующихсигнала. Первый сигнал "Вых, 4"ЗО(фиг. 3) Формируется на выходе элемента И 16 (фиг 2), является сигналом выборки блока 1 памяти и сигналом, по заднему Фронту которого(Фиг 3) поступает с прямого выходатриггера 15 на вход триггера 7, который срабатывает по переднему Фронту стробирующего сигнала (переходиз состояния "0" в состояние "1").Согласно приведенному примеру входная последовательность событий поступает на адресные входы блока 1 памяти Этой последовательности соответствует последовательность данных навыходе блока 1 памяти от 0 с инкре-.ментом до 5. До тех пор, пока навыходе блока 1 памяти не появитсязначение О, счетчик 6 заблокированпо входу обнуления, так как триггер7 первым же тактирующим импульсом"0", На вход 10 поступает комбинация,соответствующая значению 00000001.На выходе блока 1 памяти устанавливается сигнал "0", который поступает на первую группу входов схемы 2 сравнения. На вторую гр 5 ппу входов поступает сигнал "0" со счетчика 6. В результате на вьжоде схемы сравненияФормируется сигнал сравнения - "1",которьп. по синхросигналу (Фиг, 3) натактирующем входе триггера 7 устанавливает его в состояние "1", тем самымснимая блокировку счетчика 6, По заднему Фронту сигнала "Выход 4" (переход из состояния "О" в состояние"1") счетчик 6 увеличивает значениена +1. Этот алгоритм работы устройства выполняется до тех пор, пока непроизойдет нарушение в последовательном инкременте "+1" в счетчик 6 изза того, что блок 1 памяти выберетзначение, не соответствующее заданнойпоследовательности. Устройство возвращается в исходное состояние и обнаруживает заданную последовательностьзаново, мультиплексор,8 с помощьюпереключателя 9 устапавлиьает на одном из своих информационных входовсигнал "0". Этот сигнал транслируется на выход устройства только тогда,когда выполняется заданная последовательность входных событий,Формула изобретения Устройство для контроля последовательности событий, содержащее блок памяти, триггер, мультигпексор и элемент И, причем выход мультиплексора является выходом результата сравнения устройства, входы адресный, информационньпт и записи устройства соединены соответственно с входами адресным, информационным и записи блока памяти, о т л и ч а ю щ е е с я тем, что, с целью повьппения достоверности контроля, в него введены первый и второй Формирователи импульсов, переключатель, счетчик и схема сравнения, причем группа информационных выходов блока памяти соедпнены с первой группой схемы сравнения, выход равенства которой соединен с информационным входом триггера, вход запуска устройства соединен с первьпп входами элемента И, первого и второго Формирователей импульсов и нулевым ьходом триггера, прямой выход которого соединен с нулевым входом счетчика, группа выходов которого соединена с группой адресных входов мультиплексора и второй группой входов схемы сравнения, информационные вхбды+7" 7 г. 7 Фиг. 3 иг орректор С.Шевкун Тираж 422 твенного комитета п 113035, Москва, Ж аказ 1148 НИИПИ Госуда Подписноем и открьггиям при ГКНТ ССС наб., д. 4/5 иэобретениРаушска роизводственно-издательский комбинат "Патент", г. Ужг агарина, 101 мультиплексора через переключатель соединены с шиной нулевого потенциала устройства, выход первого формирователя импульсов соединен с вторым входом второго Формирователя импуль 5 сов, первый и второй выходы стробирования которого соединены соответственно с тактовым выходом триггера Составитель И. Си Редактор А, Лежнина Техред С.Мигуноваи вторым входом элемента И, выходкоторого соединен с входом обращенияблока памяти, второй выход второгоформирователя импульсов соединен сосчетным входом счетчика, вход признака достоверности адреса-записиустройства соединен с вторым входомпервого формирователя импульсов.