Устройство тактовой синхронизации псевдослучайных последовательностей

1596473 Изобретение относится к техникеэлектросвязи и может быть использовано для тактовой синхронизации в системах связи с фаэовой манипуляциейили относительной Фазовой манипуляцией5и сжатием сигнала.Цель изобретения - повышение точности синхронизации.На фиг.1 представлена схема предлагаемого устройства; на фиг.2 - показана схема дискриминатора;фиг.3 - пример выполнения управляемой линии задержки.Устройство содержит согласованный фильтр1, пороговый блок 2, накопитель 3, делитель 4 частоты, дискриминатор .5, иртегратор 6, шифратор 7,управляемую лйнию 8 задержки, генератор 9 тактовых импульсов. Дискриминатор 5 содержит счетный триггер10, элемент 11 задержки, элементыИ 12 и 13, регистры 14 и 15, блок 16сравнения, коммутатор 17, инвертор18, элементы И 19 и 20, блок 21 элементов задержки, элемент 22 задержки, Управляемая линия 8 задержки содержит коммутатор 23 и распределитель24 импульсов,Устройство работает следующим образом.До подачи информационных слов навход устройства из системы связи поступает последовательность синхронйзирующих кодовых посылок, Каждая посылка представляет собой псевдослу-:чайную последовательность (ПСП), Каждый элемент ПСП имеет одно из двухвозможных значений "0" или "1"в течение времени, равного одному такту.,Эти последовательности поступают навход цифрового согласованного Фильтра 1, который тактируется импульсами, поступающими с выхода управляемой линии 8 задержки.45 На выходе фильтра 1 формируется сжатый сигнал в цифровом коде, величина которого определяется степенью соответствия принимаемой посылки эта" лонной ПСП. Это, в свою очередь зависит от отношения сигнала к шуму в канале связи и от того попадают ли тактовые импульсы на фронты или на плоские части входного сигнала. Полярность сжатого сигнала на выходе55 фильтра 1 зависит от начальной фазы входной ПСП и может быть как положительной, так и отрицательной. В блоке 2 сжатый сигнал сравнивается по модулю с пороговым значением, В случае превышения порога, на выходе блока 2 вырабатывается сигнал превышения порога. Накопитель 3 обеспечивает накопление фактов превышения порога и вырабатывает логический сигнал, когда накопленный сигнал превышает внутренний порог накопителя 3. Логический сигнал с выхода накопителя 3 поступает на установочный вход делителя 4 частоты, на счетный вход которого поджтся тактовые импульсы. Коэффициент деления делителя 4 выбирается равным длине ПСП. Делитель 4 частоты представляет собой счетчик с дешифратором, на выходе которого Формируются стробирующие импульсы в момент, когда состояние счетчика нулевое. Стробирующие импульсы поступают на вход счетного триггера 10 дискриминатора 5 и через элемент 11 задержки на входы элементов И 12 и 13, поочередно формирующих сигналы записи в регистры 14 или 15 в зависимости от состояния счетного триггера 10. На информационные входы регистров 14 и 15 через блок 21 поступает сжатый сигнал с выхода согласованного фильтра 1. Задержка каждого из элементов блока выбирается такой, чтобы к моменту записи код уже был установлен на информационных входах регистров 14 и 15. В регистр 14 записывается информация по нечетным стробам, а в регистр 15 по четным.Содержимое регистров сравнивается с помощью блока 16 сравнения и в случае неравенства формируется единичный сигнал на выходах "Больше" или "Меньше", При этом,на выходе "Равно" блока 16 сравнения - единичный сигнал. При равенстве сравниваемых чисел на выходах "Больше", "Меньше" и "Равно" - нулевые сигналы.Сигналы с выходов "Больше" или Меньше" элемента 16 проходят на выход коммутатора 17 в зависимости от состояния счетного триггера 10, с выхода которого потупает управляющий сигнал для коммутатора 17. В моменты совпадения по времени выходного сигнала коммутатора 17 или его инверсии с сигналом, поступающим через элемент 22 задержки с выхода блока 2 и при отсутствии нулевого сигнала на выходе "Равно" блока 16 на выходах элемента И 19 и 20 возникают соответственно5 159 единичный и нулевой сигналы, Эти выходные сигналы дискриминатора 5 посту пают в интегратор 6. При этом, число, накопленное интегратором б, увеличивается на единицу, если сжатый сигнал в очередном такте меньше, чем в предыдущем и уменьшается на единицу в противоположном случае, Двоичное число с выхода интегратора 6 поступает на шифратор 7, где происходит его преобразование в код управления линией 8 задержки, В соответствии с кодом управления цифровая линия 8 задержки обеспечивает задержку тактовых импульсов, вырабатываемых генератором 9.С выхода генератора 9 импульсыпоступают на распределитель 24 импульсов управляемой линии 8 задержки (фиг.3),на выходах которого формируются и тактовых последовательностей одинаковой частоты и сдвинутых по фазе относительно друг друга, Эти последовательности поступают на соответствующие входы коммутатора 23 управляемой линии 8 задержки, В зависимости от управляющего сигнала коммутатора 3, поступающего с выходашифратора 7, на выходе коммутатора23 появляется одна из последовательностей, которая и является выходнымсигналом устройства,Таким образом, предлагаемое устройство обеспечивает по сравнению сустройством-прототипом более высокуюточность синхронизации за счет того,что на вход схемы точная подстройкафазы тактовых импульсов производится по сжатому сигналу в моменты превышения им порогового значения с накоплением фактов превьппения порога.формула из обретения 1. Устройство тактовой синхронИзации псевдослучайных последовательностей, содержащее согласованный фильтр, гене.ратор тактовых импульсов, пороговый блок, вход которого соединен с выходом согласованного фильтра, делитель частоты и дискриминатор, о т л и ч аю щ е е с я тем, что, с целью повьппения точности синхронизации 1 внего введены накопитель, а также последовательно соединенные интегратор, шифратор и управляемая линия задержки, тактовый вход которой со 6473 6единен с выходом генератора тактовых импульсов, а выход подключен ктактовым входам согласованного фильт.ра, накопителя и делителя частоты,при этом первый вход дискриминаторасоединен с выходом согласованногофильтра, второй вход подключен к выходу порогового блока и информационному входу накопителя, выход которого соединен с установочным входоМ делителя частоты и третьимвходомдискриминатора, четвертый вход которого подключен к выходу делителя частоты, а выходы соединены с входамиинтегратора.2. Устройство по п,1, о т л и -ч а ю щ е .е с я тем, что дискриминатор содержит счетный триггер, дваэлемента задержки, четыре элементаИ, два регистра, блок сравнения, ком"мутатор, инвертор и блок элементовзадержки, вход которого является первым вхсдом дискриминатора, а выходсоединен с информационными входамипервого и второго регистров, входызаписи которых соединены соответственно с выходами первого и второгоэлементов И, первые входы которыхподключены соответственно к прямомуи инверстному выходам счетного триггера, тактовый вход которого является четвертым входом дискриминатораи через первый элемент задержки соединен с вторыми входами первого и второго элементов И, при этом выходы регистров соединены с соответствующимивходами блока сравнения, выходы Больше" и "Меньше" которого подключены к 40 информационным входам коммутатора,управляющий вход которого соединен спрямым выходом счетного триггера, авыход коммутатора подключен к первому входу третьего элемента И не посредственно и через инвертор - кпегвому входу четвертого элемента И,при этом вторые входы третьего и четвертого элементов И через второй элемент задержки соединены с вторым вхо О дом дискриминатора, а третьи входытретьего и четвертого элементов Иподключены к выходу "Равно" блокасравнения, при этом установочный входсчетного триггера является третьимвходом дискриминатора, а выходы третьего и четвертого элементов И являются выходами дискриминатора."Составитель В.ЕвдокимовР едактор Ю.Середа Техред И,Коданнч Корректор А.Осауленко НТ СССР тельский комбинат "Патент", г. Ужгоро роизвдствен Гагарина, 1 ЗаказВНИИПИ 17осуда Тираж 528венного комитета по изобретени1 13035, Москва, 3-35, Раушская Подписноеи открытиям иб., д. 4/5