Устройство для измерения разности фаз

(19 111) 1)4 С 01 К 25/О ИЯ НОС ЕНИЯ оль ть исельных истеие сшир однц ГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМПРИ ГКНТ СССР 8 ТОРСНОМУ СВИДЕТЕЛЬСТВУ(71) Севастопольский приборостроительный институт(56) Авторское свидетельство СССР У 866500, кл. С 01 К 25/00, 1980,Авторское свидетельство СССР Р 783706, кл, С 01 К 25/00, 1979.(54) УСПОЙСТВО ДЛЯ ИЗИЕТИ ФАЗ(57) Изобретение может бзовано в СВЧ-ФазоизмеритмахЦель изобретения -динамического диапазона налов и повыщение точности измерения,В устройстве устанавливается оптимальный уровень мощности входных сигналов с помощью введенных регулируемого аттенюатора 12, запоминающегоблока 14, диФФеренциального усилителя 17, источника 16 опорного напряжения, компаратора 15 и элементаЮй 13. Кроме того, в устройстве выполняются поочередное детектированиевходных СВЧ-сигналов и их второй суммы и циФровая обработка продетектированных сигналов с помощью ключей1 и 2, сумматора 3, блока 4 управления, детектора 5, коммутатора 6,запоминающих блоков 7 и 8, блока 9вычитания, блока 10 Функционального;преобразования, блока 11 определенияотношения, 1 ил.Изобретение относится к измерительной технике и может быть использовано в Фазоизмерительных системах,в том числе миллиметрового и субмиллиметрового диапазона волн,.Цель изобретения - расширение динамического диапазона входных сигналов и повьппение точности измерения.На чертеже приведена структурнаясхема устройства.Устройство содержит ключи 1 и 2,сумматор 3, блок 4 управления, детектор 5, коммутатор 6, первый 7 и второйй 8 запоминающие блоки, вычитающийблок 9, блок 10 функционального пре 1 образования, блок 11 определения отношения, регулируемьй СВЧ-аттенюатор12, элемент ИЛИ 13, третий запоминающий блок 14, компаратор 15, источник 16 опорного напряжения и дифференциальный усилитель 17Управляющие входы ключей 1 и 2 соединены с соответствующими выходамиблока 4 управления, а выходы ключей1 и 2 соединены с входами сумматора3, Выход сумматора 3 через регулируемый СВЧ-аттенюатор 12 соединен с.входом детектора 5, выход которого, подключенк входу коммутатора 6 ивходу дифференциального усилителя 17,Второй вход дифференциального усилителя 17 соединен с источником 1 бопорного напряжения, а выход с входами запоминающего блока 14 и компара 35тора 15. Управляющий вход компаратора 15 подключен к шестому выходу бло"ка 4 управления. Выход компаратора15 подключен к первому входу элемента ИЛИ 13, соединенного вторым входомс пятым выходом блока 4 управления.Выход элемента ИЛИ 13 соединен с управляющим входом запоминающего блока14, соединенного выходом с управляющим входом аттенюатора 12. Управляю"щий вход коммутатора 6 подключен ктретьему выходу блока 4.управления.Первый выход коммутатора 6 подключенк входу запоминающего блока 7, второй выход коммутатора б подключен кь,50входу запоминающего блока 8, а третЖвыход - к первому вхоцу вычитающегоблока 9. Управляющие входы запоминающих блоков 7 и 8 соединены с четвертым выходом блока 4 управления, вы 55ходы запоминающих блоков 7 и 8 соединены соответственно с первым и вторым входами блока 10 функциональногопреобразования и вторым и третьим входами вычитающего блока 9, выходомсоединенного с первым входом блока)1 определения отношения, Второйвход блока 11 определения отношениясоединен с выходом блока 10 функционального преобразования, При этом выход блока 11 является выходом устройства,Работа устройства основана напринципе установления оптимальногоуровня мощности входных сигналов,поочередного детектирования входныхСВЧ-сигналов и их векторной суммы,обработки продетектированных сигналов в решающем устройстве,Процесс измерения осуществляетсяавтоматически в два этапа. Ка первомэтапе производится оптимальная установка уровня мощности на СВЧ-детекторе, на втором этапе - измерениеразности Фаз. Внутри каждого этапаработа осуществляется циклически потри такта.Первый этап работы устройства служит для установки необходимого ослабления регулируемого аттенюатора 12.Для этого импульсом с первого выходаблока 4 управления открывается опорный канал, одновременно с пятого выхода блока 4 управления через элементИ 1 И 13 на управляющий вход третьегозапоминающего блока 14 подается импульсДлительность импульса с,равна длительности первого такта,Напряжение с выхода СВЧ-детектора 5,пропорциональное мощности сигналаопорного канала, подается на вход,.дифференциального усилителя 17 и коммутатора 7, Поступая через элементИЛИ 13 на управляющий. вход запоминаютщего блока 14, импульс 6, раз.решаетпрохождения выходного напряжения дифФеренциального усилителя 17 на управляющий вход регулируемого аттенюатора 12, На другой вход усилителя1 подается опорное напряжение от источника 16, Усиливая разность выходного напряжения СВЧ-детектора 5 иопорного напряжения 11, дифференциальный усилитель 17 своим выходнымнапряжением через открытый запоминающий блок 14 изменяет ослаблениео 6 регулируемого аттенюатора 12 так,чтобы выходное напряжение детектора5 равнялось 11 п, Величина П выбирается такой, чтобы при этом рабочаяточка находилась иа верхней границе квадратичного участка СВЧ-детек1465813 тора 5, Во втором и третьем тактахпервого этапа работы сравниваетсямощность сигнала измерительного канала и мощность сигнала векторнойсуммы на входе СВЧ-детектора 5 смощностью опорного сигнала и установление такового ослабления регулируемого аттенюатора 12, чтобы рабочая точка СВЧ-детектора 5 при детек ртировании наибольшего из трех сигналов находилась на верхней границеквадратичного участка характеристи-.ки. В момент окончания импульса 3,запоминающий блок 14 переходит в режим хранения величины выходного на-.пряжения дифференциального усилителя17, поддерживая ослабление регулируемого аттенватора 12 на уровне р 6 .В дальнейшем работа запоминающего 20блока 14 определяется состоянием компаратора 15.Во время второго такта на второмвыходе блока 4 управления Формируется импульс, открывающий входной ключ 262, На время второго такта входнойключ 1 закрывается, Если во второмтакте при величине ослабления Ы регулируемого аттенюатора 12 выходноенапряжение детектора 5 превышает Бо, ЗОсрабатывает компаратор 15, сравнивающий выходное напряженке блока 17 снулевым потенциалом, и через элемент13 ИЛИ вновь открывает запоминающийблок 14,35Выходным напряжением дифференци"ального усилителя 17 устанавливает"ся большее ослабление регулируемогоаттенватора 12, обеспечивающее уменьшение выходного напряжения детектора 5 до уровня Б , Если выходное наопряжение детектора 5 во втором тактеменьше П, то компаратор 15 ие срабатывает, и запоминающий блок 14 хранит ослабление регулируемого аттенюатора 12 на уровне первого такта,Аналогично работает устройство втретьем такте первого этапа. Для егоформирования ключи 1 и 2 открываютсяодновременно, БОПо прошествии первого этапа работы устройства ослабление регулируемого аттенюатора 12 Фиксируется на некотором уровне о , обеспечивающемдетектирование максимального сигналаиа верхнем пределе квадратичногоучастка, сигналы меньших уровней заведомо находятся на квадратичномучастке 4На втором этапе (этапе измерения)такты работы кличей повторяются, однако импульсомс шестого выходаблока 4 управления компаратор 15стробируется, что Фиксирует величину Ы, на время всего второго этапаработы устройства, При этом амплитуды входных сигналов СВЧ остаютсятакими же, как и на первом этапе, анаибольшее из выходных напряженийСВЧ-детектора 5 остается равным 11.".Следовательно, сохраняются соотношения между выходными напряжениямиСВЧ-детектора 5, определяющие измеряемую разность фаз,Величины этих напряжений описыва- .ются следувщими формулами:У, Ьс (К С Е, ) - напряжениепервого такта; П =Ьо,(КСЕ) " наа+пряжение второго такта; Ь=ЬЫ(К,СЕ) ++(К С,Е,)+2 К,КС,С Е,Есов ц- напряжение третьего такта; где К,д. - коэффициент передачи регулируемого аттенюатора 12; Е Е. - амплитудывходных сигналов; К К - коэффициенты передачи ключей 1 и 2; С, Скоэффициенты передачи каналов сумматора 3; Ц - измеряемая разностьфаз.В первом такте через коммутатор6 напряжение 11, подается на запоминающий блок 7. Во втором такте черезкоммутатор 6 напряжение 11 поступаетна запоминающий блок 8, В третьем ,такте через коммутатор 6 напряжение1 з поступает на вычитающий блок 9,иа который одновременно поступают напряжения Ь, и 11 с запоминающих блоков 7 и 8, Вычитавщий блок производит обработку сигналов по алгоритму:Б=Ц-Нд-Ь, =а 4 1,Ьсозср. Одновременно сигналы 1, Н из запомичающих блоков 7 и 8 подаются на блок10 функционального преобразования,производящий перемножение входныхсигналов и извлечение квадратногокорня, На его выходе формируетсясигнал 11 =а У У . Обработка сиг Уналов в блоке 11 определения отноше"ния дает на выходе сигнал На,= а соз ц, где а - масштабный коэффициент, который не зависит от амплитуд входных СВЧ-сигналов, частотныххарактеристик СВЧ-узлов (Ь, К, К,С, С ) и неквадратичности характеристики СВЧ-детектора 5.Таким образом, детектированиеСВЧ-сигналов осуществляется на квад1465813 Составитель М.натановаРедактор Л,Пчолинская Техред А.Кравчук Корректор И;Муска Заказ 941/46 Подписное Тираж 711 ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113 О 35, Москва, Ж, Раушская наб., д. 4/5Производственно-издательский комбинат фйатент", г.ужгород, ул. Гагарина,101 ратичном участке, прн любых амплитудах входных СВЧ-сигналов на верхней границе квадратичного участка характеристики всегда увеличивается отношение сигнал/шум на выходе СВЧ-детек 5 тора по сравнению с известным устройством при равных условиях, Указанные факторы обеспечивают расширение динамического диапазона входных СВЧ-сиг налов при одновременном повышении точности измерения,Формула и з о б р е т е н и яУстройство для измерения разнос - ти фаз, содержащее первый и второй ключи, выходы которых соединены с соответствующими входами сумматора, а управляющие входы - с первым и вторым выходами блока управления, детек О тор, коммутатор, первый и второй запоминающие блоки входами соединены с соответствующими выходами коммутатора, при этом третий выход блока управления соединен с управляющим вхо дом коммутатора, а четвертый - с управляющими входами запоминающих блоков, вычитающий блок и блок функционального преобразования, соединенные входами с выходами запоминающих блоков, а выходами - с входом блока определения отношения, о т л и ч а ющ е е с я тем, что, с целью расширения динамического диапазона входных сигналов и повышения точности измерения, в него введены регулируемыйСВЧ-аттенюатор, третий запоминающийблок, дифференциальный усилитель,компаратор, элемент ИЛИ и источникопорного напряжения, причем регулируемый СВЧ-аттенюатор включен междувыходом сумматора и входом детектора, а его управляющий вход подключенк выходу третьего запоминающего блока, один вход дифференциального усилителя соединен с выодом детектора,а другой - с источником опорного напряжения, выход дифференциальногоусилителя соединен с входом третье"го запоминающего блока и первым входом компаратора, выход которого соединен с одним входом элемента ИЛИ,другой вход которого соединен с пятымвыходом блока управления, а выходэлемента ИЛИ соединен с управляющимвходом третьего запоминающего блока,при этом второй вход компаратора соединен с шестым выходом блока управ"ления,