Параллельный сигнатурный анализатор

,с ОПИСАНИЕ ИЗОБРЕТН АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ГОСУДАРСТБЕННЫИ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР(71) Минский радиотехнический институт(56) Авторское свидетельство СССР В 1180896, кл. С 06 Р 11/00, 1985.Ярмолис В,Н., Демиденко С.Н.Генерирование и применение псевдослучайных сигналов в системах испытаний и контроля, Минск: Наука и техника, 1986, с. 185-192.(54) ПАРАЛЛЕЛЬНЫЙ СИГНАТУРНЫЙ АНАЛИЗАТОР(57) Изобретение относится к вычислительной технике и может быть использовано для поиска неисправностей в многоразрядных цифровых схемах методом сигнатурного анализа. Целью,.80145169 изобретения является повышение достоверности контроля при произвольномколичестве информационных входов.Параллельный сигнатурный анализаторсодержит группу сумматоров по модулюдва 1 , 1, блок 2 параллельного сдвига, КЯ-триггер 3 и элементИ 4, Блок 2 параллельного сдвига, всвою очередь, содержит регистр,группу коммутаторов и дешифратор.Сущность изобретения заключается втом, что с помощью дешифратора икоммутатора осуществляется реконфигурация структуры анализатора в зависимости от количества требуемыхинформационных входов. Таким образом, при контроле мноноразрядйыхцифровых схем в анализаторе отсутствуют неиспользуемые информационные входы, результатом чего является повышение достоверности контроля. 3 ил.Изобретение относится к вычислительной технике и может быть использовано для поиска неисправностей в многоразрядных цифровых схемах методом сигнатурного анализа.Целью изобретения является повышение достоверности контроля при произвольном количестве информационных входов.На фиг. 1 представлена блок-схема предлагаемого параллельного сигнатурного анализатора; на фиг. 2 - схема блока параллельного сдвига при М( И, где И - разрядность блока параллельного сдвига; на фиг3 то же, при МИ.Параллельный. сигнатурный анализа-, тор (фиг, 1) содержит М сумматоров 1 , 1 по модулю два, где М - максимальное число информационных входов анализатора, блок 2 параллельного сдвига. К 8-триггер 3, элемент И 4, вход 5 синхронизации, группу 6 информационных входов, группу 7 информационных выходов, управляющий вход 8 "Пуск", управляющий вход 9 "Останов", группу 10 входов задания числа используемых информационных входовБлок 2 параллельного сдвига содержит регистр 11, группу из М коммутаторов 12, , 12, дешифратор 13. В качестве вспомогательных элементов используются резистор 14, кнопка 15 сброса, резистор 16, контактные гнезда 17,, 17, 18 ,18и 19 , 19 , где Р - 1 оя М - количество входов задания2числа используемых информационных входов анализатора.Сумматор. 1, по модулю два сворачивает входную информацию с первого информационного .входа 6 анализатора с соответствующими Е разрядами Х , Хь блока 2 параллельного сдвига на основе коэффициента используемого полинома для сигнатур- ного анализаХ, .Х, Х1 +У ++7Сумматор 1 , где 1 = 2, , М, сворачивает входную информацию с 1-го информационного входа 6 анализатора с соответствующими Е разрядами Х - 1 + 1, , Х, -+ 1 блока 2 параллельного сдвига на основе используемого полинома для сигнатур.ного анализа с коэффициентами, умень"шенными на (1 - 1),О при В М М,Чсл = (2 - 1)/(2" - 1) приВ М)Ы,и2 при В МИ,30 Блок 2 параллельного сдвига попереднему фронту импульса на своемвходе записи производит сдвиг в сто рону старших разрядов на управляемое количество разрядов 1(11 с М)в соответствии с кодом (д - 1), поступающим на его входы. Информация,которая должна задвигаться в младшие 40разрядов, поступает на 1 информационных входов блока 2 параллельного сдвига.Каждый из коммутаторов 12 (фиг.2,3) представляет собой коммутатор с 45 И выходами, И входами и входом управления. При наличии логическогонуля на входе управления К-го коммутатора 12 он пропускает информациюсо своих входов на выходы, при логической единице на входе управленияК-го коммутатора 12 на его выходахустанавливается высокоимпедансноетретье состояние.Параллельный сигнатурный анализатор работает следующим образом.Перед началом работы производится установка в нулевое состояниеблока параллельного сдвига путем на"жатия кнопки 15 (см. фиг. 2, 3). Разрядность М блока 2 параллельного сдвига выбирается исходя из трех параметров: М - требуемой максималь ной разрядности цифровых блоков,подлежащих контролю методом сигнатурного анализа: В - максимальной длины контролируемых логических последовательностей (или максимально го количества тактов сигнатурногоанализа), с 1 - допустимой вероятности необнаруженных ошибок сигнатур- ного анализатора.Разрядность М блока параллельного 20 сдвига выбирается такой, чтобы выполнялось условие с 1 ( ц,д, где Чвероятность необнаруженных ошибок для сигнатурного анализатора, определяемая следующим образом:25Контролируемые разряды цифровой схемы (11 с М, где М - максимальное количество контролируемых разрядов,- разрядность контролируемой циф 5 ровой схемы) подключаются к информационным входам 6 анализатора, начиная с первого входа. На группу входов 10 установки количества контролируемых разрядов подается двоичный код (1-1), соответствующий контролируемым разрядам, причем 1 ( 3 й х, в результате чего только один 3-й коммутатор 12 пропускает информа 3цию со своих входов на выходы; а на 15 выходах остальных коммутаторов 12 - высокоимпедансное третье состояние (см. фиг. 2) . Отметим, что если в проверяемом устройстве не предусмотрено формирование кода количества контролируемых разрядов, то входы 10 анализатора никуда не подключаются и двоичный код (1-1) количества контролируемых разрядов набирается путемустановки Р коммутационных. проводки", 25 ков в соответствующие контактные гнезда 17;18; или 18, - 19; (фиг. 2 и 3).По сигналу "Пуск" с входа 8 анализатора, определяющему начало ин- ЗО тервала контроля входных последовательностей, устанавливается в единичное состояние триггер 3;. " 1" с выхода триггера 3 поступает на первый вход элемента И 4, разрешая прохождение через него импульсов с входа 5 синхронизации анализатора на вход записи блока 2 параллельного сдвига. Логическое состояние с К-го разряда инФормационного входа 6 ана О лизатора, где К = 1, , , суммируется по модулю два соответствуюпим сумматором 1 с соответствуюпими Ь разрядами (Ь, - К+1, Ь - К+1) блока 2 параллельного сдвига и записывается с параллельным сдвигом на 1 разрядов в блок 2 параллель. ного сдвига по переднему фронту синхроимпульсов, поступающих с выхода элемента И 4, что и приводит к формированию сигнатуры.По сигналу "Останов", поступающему на вход 9 анализатора, триггер 3 устанавливается в нулевое состояние, запрещающее прохождение синхроимпульсов через элемент И 4. Запись в блок 2 параллельного сдвига прекращается, и в нем образуется сигнатура контролируемой 1-разрядной последовательности,Повьппение достоверности предлагаемого анализатора по сравнению с прототипом обеспечивается тем, что при заданном числе информационных входов отсутствуют неиспользуемые входы, на которые подается незначащая информация, в результате чего, например, двойные ошибки выявляются на более длинных контролируемых последовательностях, чем в устройстве-прототипе.Формула изобретенияПараллельный сигнатурньп анализатор, содержащий группу сумматоров по модулю два, регистр, КЯ-триггер и элемент И, причем входы "Пуск" и "Останов" анализатора подключены соответственно к Я- и К-входам КЯ- триггера, выход которого соединен с первым входом элемента И, второйвход которого является синхровходом анализатора, выход элемента И соединен с входом записи регистра, информационные входы сумматоров по модулю два группы образуют группу информационных входов анализатора, группы информационных входов сумматоров по модулю два грунпы соединены с выходдами регистра в соответствии с видом образующего полинома, группа выходов регистра является группой информационных выходов анализатора, о тл и ч а ю щ и й с я тем, что, с целью повьппения достоверности контроля при произвольном количестве информационных входов, анализатор содержит дешифратор и группу коммутаторов, первые группы информационных входов которых соединены с группой выходов регистра, вторые группы информационных входов коммутаторов соединены с группой выходов сумматоров по модулю два группы, группы выходов коммутаторов объединеы и подключены к группе информационных входов регистра, управляющие входы коммутаторов подключены.к соответствующим выходам дешифратора, группа входов которого является группой входов задания числа используемых информационных входов анализатора.1451696 Составитель С.Старчихинедактор И.Рыбченко Техред А.Кравчук Корректо и КНТ ССС венно-полиграфическое предприятие, г. Ужгород, у Произв ектна Заказ 7081/47 Тираж 66 ВНИИПИ Государственного комитета по 113035, Москва, Ж