Устройство тактовой синхронизации сигналов с расщепленной фазой

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИРЕСПУБЛИК 04 Н 04 ДАРСТВЕННЫЙ НОМИТЕТ СССРЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ГО ФЯ САНИОРСКОМ ИЗОБРЕТЕНИ ЕТЕЛЬСТ К 0Родьк ьство СС 06, 1975 тво СССР /06, 198(ЭЗ) 5,и суммат ОЙСТВО ТАКТОВОЙ СИНХРОНИЗАНАЛОВ С РАСЩЕПЛЕННОЙ ФАЗОЙретение относится к электробеспечивает увеличение почивости. Устр-во содержитэлемент ИЛИ 2, блоки за 3) 3, 4, элемент запретантеграторы 6-8 со сбросомр 9 по модулю два, При пос(21) 3903192/24-09(56) Авторское свидетелВ 557501, кл. Н 04 Ь 7Авторское свидетельВ 1003374, кл, Н 04 Ь туплении входной последовательностиимпульсных сигналов (ВПИС) с расщепленной фазой на выходе сумматора 9образуются короткие импульсы длительностью , м Т, соотв. задержке в БЗ4. Сигнал с сумматора 9 сбрасываетинтеграторы 6, 7. ВПИС устанавливаетна выходе интегратора 8 потенциал"1", который устанавливает триггер1 в состояние "1". При этом на выходе устр-ва формируется положит. фронтпервого импульса выходной последовательности тактовых импульсов. Засчет подачи потенциала 0 с инверсного выхода триггера 1 на его Э-входчерез времяс Т/2, обусловленноеБЗ 3, триггер 1 становится нечувствительным к воздействию по счетномувходу. При этом устраняется ложное1297243срабатывание его при появлении сдво- Через время, большее 1,5 Т, после енных импульсов, Импульс, образован- окончания последнего импульса ВГИСфЮ 1 ный сумматором 9 по о триц , фронту интегратор 8 формирует потенциал 1 первого импульса ВПИС , проходит ч е- который запрещает прохождение си г наре з ЭЗ 5 на счетный вход триггера 1 , лов через Э 3 5 и устанавливает тригпереводя е го в противоположное сос- г ер 1 в состояние " 0 " . Это позволяет тояние . Далее импульсы выходной по с- запретить работу ус тр -ва на период ледов а тельно сти формируются с ломо- отсутствия ВПИС . 1 э , и . ф -лы щью сигнапов с интеграторов 6 , 7 . 2 ил.Изобретение относится к электросвязи и может использоваться в системах передачи дискретной информации с использованием сигналов с расщепленной фазой для тактовой синхро низации.Целью изобретения является увеличение помехоустойчивости.На фиг.1 представлена структурная электрическая схема устройства тактовой синхронизации сигналов с расщепленной фазой; на фиг.2 в временные диаграммы сигналов, поясняющие работу устройства тактовой синхронизации сигналов с расщепленной фазой.Устройство тактовой синхронизации сигналов с расщепленной фазой содержит триггер 1, элемент ИЛИ 2, первый 3 и второй 4 блоки задержки, элемент запрета 5, первый, второй и третий интеграторы 6-8 со сбросом, сумматор 9 по модулю два.Первый, второй и третий интеграторы 6-8 со сбросом содержат ключ 10, 25 диод 11, резистор 12 и конденсатор 13. Устройство тактовой синхронизации сигналов с расщепленной фазой работа, 30 ет следующим образом.В исходном состоянии при отсутствии сигнала на входе устройства тактовой синхронизации сигналов с расщепленной фазой (фиг.2 а) оно находится в ждущем режиме. Потенциал логи ческого нуля с прямого выхода (фиг.2 и) триггера 1, выполненного в виде О-триггера, находящегося в нулевом состоянии, подан на информационный вход второго интегратора 7 (Фиг.1). Ключ 1 О второго интегратора 7 закрыт потенциалом логического нуля с выхода сумматора 9 (фиг.2 в).Конденсатор 13 второго интегратора 7разряжен и его готенциал через параллельно включенные резистор 12 и диод11 (прямое сопротивление) привязанк потенциалу логического нуля прямого выхода триггера 1. С выхода второго интегратора 7 (фиг,2 е) потенциал логического нуля подается на третий вход элемента ИЛИ 2, а с инверсного выхода триггера 1 потенциал логической единицы - на информационныйвход первого интегратора 6, на вход"Сброс" которого поступает потенци-,ал логического нуля. При этом на выходе первого интегратора 6 (фиг.2 д)установлен потенциал логической единицы, который через элемент ИЛИ 2поступает на счетный вход триггера 1(фиг.2 з) поступает потенциал логической единицы с инверсного выхода триггера 1 через первый блок 3 задержки. На информационный вход третьего интегратора 8 подается постоянно потенциал логической единицы от источника питания (+Е). На вход "Сброс" третьего интегратора 8 подается потенциал логического нуля, который устанавливает на выходе третьего и.тегратора 8 (фиг.2 г) потенциал логической единицы, удерживающий триггерв нулевом состоянии, что определяет потенциал логической единицы на выходе устройства тактовой синхронизации сигналов с расщепленной фазой (фиг.2 и). Потенциал логического нуля подается на второй вход суммато.ра 9 и через второй блок задержки 4 (фиг.2 б) - на первый вход сумматора 9, выходной сигнал которого (фиг.2 в)нии сдвоенных импульсов на его счетном входе.С прямого выхода триггера 1 (фиг.2 и) потенциал логической единицы поступает на информационный вход второго интегратора 7. Ключ 1 О второго интегратора 7, открытый на время С длительности импульса с выхОда сумматора 9, по окончании его закрывается и конденсатор 13 начинает заряжаться через параллельно включенные обратное сопротивление диода 11 и резистор 12. Через время с = Т/2 от момента поступления первого импульса входной последовательности конденсатор 13 (фиг.2 е) заряжается до напряжения заданной величины, Одновременно с этим с выхода сумматора 9 через элемент 5 запрета и элемент ИЛИ 2 на счетный вход триггера 1 поступает импульс (образованный по отрицательному фронту первого импульса входного сигнала), передним фронтом которого триггер 1 переводится в противоположное состояние. При этом на выходе устройства тактовой синхронизации сигналов с расщепленной фазой формируется отрицательный фронт первого импульса выходной последовательности тактовых импульсов, после чего через время с потенциал логической7единицы с инверсного выхода триггерапоступает на 0-вход триггера 1.Первый и второй интеграторы 6 и 7 сбрасываются сигналом с выхода сумматора 9. Потенциал логической единицы с инверсного выхода триггера 1 поступает на информационный вход первого интегратора 6, который начинает его интегрирование после окончания импульса, поступившего на вход Сброс". На информационный вход второго интегратора 7 поступает сигнал с прямого выхода триггера 1, При этом на выходе второго интегратора 7 в течение времени Т/2 от момента поступления импульса длительностью с на вход "Сброс" второго интегра 1тора 7 устанавливается потенциал логического нуля (фиг.2 и). Через время с = Т/2 на выходе5первого интегратора 6 (фиг.2 д) формируется потенциал логической единицы, устанавливающий триггер 1 (на Р-вход которого поступает потенциал логической единицы) в единичное состояние. При этом на выходе устройст- ва тактовой синхронизации с расщеп 3 1297243 поступает на входы Сброс" первого и второго интеграторов 6 и 7.При поступлении входной последовательности импульсных сигналов с расщепленной фазой, случайные времен ные интервалы между импульсами которой соответствуют нулевым символам с длительностью Т/2 и Т, а передние фронты импульсов, длительность которых внутри тактового интервала Т со ответствует значениям Т и Т/2, совпадают с началом и серединой тактового интервала Т (фиг.2 а), на выходе сумматора 9 (фиг.2 в) образуются короткие импульсы длительностью с соот ветствующей задержке во втором блоке задержки 4. Величина с, выбирается из условия с, сТ.Сигнал с выхода сумматора 9 поступает на входы Сброс второго и тре 1 1 20 тьего интеграторов 6 и 7. При этом ключ О второго интегратора 7 открывается на времяподтверждая разряженное состояние конденсатора 13 (фиг, 2 д) и потенциал логического нуля на выходе второго интегратора 7Первый интегратор 6 также сбрасывается, в результате чего на его выходе формируется потенциал логического30 нуля.Входная последовательность импульсных сигналов одновременно поступает на вход "Сброс" третьего интегратора 8, устанавливая на его выходе потенциал логического нуля, причем за 35 счет выбора времязадающих параметров третьего интегратора его сброс осуществляется с некоторой задержкой по сравнению с моментом сброса перво 40 го интегратора 6. В результате на счетный вход триггера 1 (фиг.2 ж) поступает импульс, устанавливая его в единичное состояние. На выходе устройства тактовой синхронизации сигна 45 лов с расщепленной фазой (фиг,2 и) формируется положительный фронт первого импульса выходной последовательности тактовых импульсов, причем с инверсного выхода триггера 1 потенциал логического нуля поступает на Р-вход триггера 1 (фиг.2 з) только через время д, равное по.длительности времени задержки первого блока 3 задержки в результате чего триггер 1 на время 7 с Т/2 становится нечувствительным к воздействию по счетному входу. При этом устраняется ложное сраба.ывание триггера 1 при появле1297243 г ВНИИПИ Заказ 797/62 Тираж б 39Произв.-полигр. пр-тие, г. Ужгород Подписное ктная ленной фазой .формируется положительный фронт второго импульса выходной последовательности тактовых импульсов.После прекращения входной импульсной последовательности через время гь1,5 Т от момента окончания последнего импульса последовательности на выходе третьего интегратора (фиг,2 г) формируется потенциал логической единицы, запрещающий прохождение сигналов через элемент 5 запрета и устанавливающий триггер 1 в нулевое состояние. При этом на выходе устройства тактовой синхронизации сигналов с расщепленной фазяй устанавливается потенциал логического нуля до появления вновь входного сигналаПрименение третьего интегратора 8 позволяет запретить работу устройства тактовой синхронизации сигналов с расщепленной фазой на период отсутствия входного сигнала и быстро вывести на рабочий режим при появлении входного сигнала. При этом (при соответствующем выборе величины времени сброса третьего интегратора 8) повышается помехозащищенность устройства тактовой синхронизации сигналов с расщепленной фазой от импульсных помех при отсутствии входного сигнала. формула изобретения 1, Устройство тактовой синхрониза ции сигналов с расщепленной фазой,1содержащее последовательно соединенные элемент запрета, элемент ИЛИ,триггер и первый блок задержки, атакже второй блок задержки, о т л и-.ч а ю щ е е с я тем, что, с цельюувеличения помехоустойчивости, введены первый, второй и третий интеграторы со сбросом и сумматор по модулюдва, при этом выход второго блока эа- О держки через сук:атор по модулю дваподсоединен к информационному входуэлемента запрета и входам "Сброс"первого и второго интеграторов сосбросом, выходы которых подсоединены 15 к второму и третьему входам элементаИЛИ, информационные входы первого ивторого интеграторов с сбросом подключены соответственно к инверсномуи прямому выходам триггера, Р-вход 20 которого подключен к выходу первогоблока задержки, информационный входтретьего интегратора с сбросом подключен к шине источника питания, авыход третьего интегратора со сбро сом подсоединен к запрещающему входуэлемента запрета и К-входу триггера,причем второй вход сумматора по модулю два, вход второго блока задержкии вход "Сброс" третьего интегратора 30 со сбросом объединены и являютсявходом устройства, а прямой выходтриггера является выходом устройства. 2, Устройство по п.1, о т л и -35 ч а ю щ е е с я тем, что триггер выполнен в виде Э-триггера.