Вероятностный преобразователь аналог-код

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН Н 1/04 САНИЕ ИЗОБРЕТЕНИ 4-2 чного аучвы 73 ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРГЮ ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ Н АВТОРСКОМУ СВИДЕТЕЛ(71) Всесоюзный научно-исследоватеский конструкторский институт науприборостроения Ленинградского ино-производственного объединенияБуревестник"(57) Изобретение относится к вычислительной технике и может быть использовано в измерительных системахи измерительно-вычислительных комплексах. Изобретение позволяет расширить функциональные возможности устройства и повысить его точность засчет введения в устройство, содержащее элемент запрета, первый цифроаналоговый преобразователь, элементИ, первый триггер, первый и второйсчетчики импульсов, блок элементовИ, дешифратор, первый компаратор,первый генератор псевдослучайных чисел, коммутатор, второго цифроаналогового преобразователя, второго ком- фпаратора, второго триггера, третьегосчетчика импульсов, элемента ИЛИ,второго генератора псевдослучайныхчисел. 1 ил.20 Изобретение относится к вычислительной технике и может быть использовано в измерительных системах и из"мерительно-вычислительных комплексах,Целью изобретения является расширение Функциональных воэможностей иповышение точности,На чертеже представлена Функциональная схема устройства.Вероятностный преобразовательаналог-код содержит шину 1 начальной установки, шину 2 тактовых импульсов, шину 3 "Пуск", элемент 4запрета, второй 5 и первый 6 генераторы псевдослучайных чисел(ГПСЧ),третий счетчик 7,коммутатор 8, дешифратор 9, второй 10 и первый 11цифроаналоговые преобразователи (ЦАП),второй 12 и первый 13 триггеры, информационную шину 14, второй 15 ипервый 16 компараторы, элемент И 17,элемент ИЛИ 18, вторую шину 19 "Пуск",шину 20 псевдослучайной бинарной последовательности выходной преобразованной величины, первый 21 и второй22 счетчики импульсов, блок 23 элементов И и выходные шины 24.Устройство работает следующимобразом,Сигнал пНачальная установкап пошине 1 устанавливает первый и второй генераторы 5 и 6 псевдослучайныхчисеп в исходное состояние. По сигналу шины 3 устанавливаются в нулевоесостояние первый 21, второй 22 и,)третий 3 счетчики, а также, первый 13и второй 12 триггеры,На выходе триггера 12 Формируется сигнал, разрешающий прохождениечерез элемент 4 запрета тактовых импульсов с шин 2 на входы синхронизации ГПСЧ 5 и б и счетный вход счетчика 7, Нулевой сигнал с выхода старшего разряда счетчика , поступающийна управляющий вход коммутатора, подключает выходы первого ГПСЧ 6 к входам старших разрядов первого ЦАП 11,на младшие разряды которого поступают сигналы с выходов второго ГПСЧ 5,Эти же сигналы поступают на входы 50старших разрядов второго ЦАП 10, навходы младших разрядов которого подаются логические нули. При подачеочередного тактового импульса навходы ГПСЧ на их выходах формируется удва и-разрядных псевдослучайных числа, которые с помощью первого 11 ивторого О ЦАП преобразуются в два псевдослучайных уровня напряжениякоторые, поступая на входы первого16 и второго 15 компараторов, сравниваются с входным аналоговым сигналом. На выходе компараторов Формируется сигнал, увеличивающий на единицу содержимое счетчиков 21 и 22, если случайные напряжения на входахЦАП меньше входного аналогового сиг:нала, в противном случае содержимоесчетчиков не изменяется. Генератор 5псевдослучайных чисел формирует 2"-1различных п-разрядных псевдослучайных чисел, за исключением нулевого,и имеет период 2 -1 тактов. Генера 1тор 6 псевдослучайных чисел генерирует полное множество из 2 -разрядных чисел и имеет период 2 тактов.Соответственно этому первый и второйсчетчики 21 и 22 в первом цикле работают 2 - 1 и 2 тактов соответственно. Го достижении (2"-1)-го такта единичное состояние и в младш разрядов третьего счетчика 7 декодируется дешифратором 9 и с первого выходаего устанавливает в единичное состояние второй триггер 13, сигналом с инверсного выхода которого запрещается дальнейшее прохождение импульсовс выхода второго компаратора 15 через элемент И 17 на вход первогосчетчика 21, Таким образом, в первомсчетчике 21 Фиксируются старшие иразрядови-раэрядного кода преобразователя. Второй счетчик 22 в первом цикле работы преобразователя используется для накопления (и+1)-разрядного вероятностного преобразователя входных сигналов, близких поуровню к опорному напряжению ЦАП.Завершение вероятностного преобразования входного сигнала происходит на 2 -м такте, когда старший(и+)-й разряд счетчика 7 времениустанавливается в единичное состояние, вызывая тем самым после расшифровки его дешифратором 9 установку в единичное состояние второготриггера 2 и прекращение прохождения тактовых импульсов в схему черезэлемент 4 запрета.Во время работы преобразователя впервом цикле за 2 тактов с выходиной шины 20 может быть считана псевдослучайная бинарная последовательность с вероятностью появления единицы Р(1), пропорциональной преобразуемому входному напряжению,ется.Во втором цикле работает тольковторой счетчик 22, так как информация с выхода второго ЦАП 1 О и компаратора 15 не используется, поскольку 15элемент И 17 остается в закрытом состоянии. Однако теперь первый ЦАП 11участвует в формировании и младших,разрядов цифрового кода,Для этого на старшие разрядыЦАП 11 через коммутатор 8 поступаютзначения первой части цифрового кода,накопленного в первом цикле работыпреобразователя в разрядах счетчика21. Управляющим сигналом на входе 25коммутатора во втором цикле преобраэойания является единичный сигнал свыхода старшего разряда третьегосчетчика 7. Преобразование заканчивается на 2 " - 1.такте от начала, ког- З 0да с третьего выхода дешифратора 9вырабатывается сигнал съема результата, идущий на блок 23 элементов.Таким образом, формирование второй части цифрового кода осуществляется за 2" -1 тактов, тем самьщ исключается возможность переполнениясчетчика 22, а следовательно, и возможность искажения результата преобразования, 40Устройство осуществляет вероятность преобразования входного аналогового сигнала и позволяет получатьвыходной результат: в виде 2 и-разрядного двоичного кода на выходных 45шинах 24; в виде псевдослучайной бинарной последовательности на выходной шине 20,Погрешность аналого-цифрового преобразования, как и в обычном детерминированном преобразователе, не превышает единицы младшего значащегоразряда 4 у и 2 - БциУР О 11оП огде 11; - ближайшее меньшее,дискретное значениения на выходе ЦАП.2",55чем Пнапряже 3 1236Далее, после запрета прохождения тактовых импульсов с элемента 4 в схему получается приостановка работы устройства, которая прекращается после подачи на вход преобразователя сигнала по шине 19, который через элемент ИЛИ 18 сбрасывает второй счетчик 22 и второй триггер 12. Тем самым, процесс генерации псевдослучайных чисел в ГПСЧ 5 и 6 возобновля- О 608Погрешность вероятностного преобразования может быть определена путем осреднения всех возможных результатов преобразования, т,е. двоичных кодов Х в счетчике 22, по периодуВегпоследовательности псевдослучайных чисел на входах первого ЦАП 1,Принимая во внимание, что периоды последовательностей в ГПСЧ 5 и 6 взаимно простые числа, устанавливаем, что период последовательности 2 п-раз рядньх псевдослучайных чисел на входе второго ЦАП И=2 (2 -1), причем в периоДе встречаются по одному разу все возможные двоичные комбинации, составленные из элементов числовых множеств, получаемых на выходах ГПСЧ 5 и 6 Теперь нетрудно найти математическое ожидание двоичного кода Хд, при некотором значении входного сигнала П, .Формула изобретенияВероятностный преобразователь аналог-код, содержащий элемент запрета, первый цифроаналоговый преобразователь, элемент И, первый триггер, первый и второй счетчики импульсов, блок элементов И, дешифратор, первый компаратор, первый генератор псевдослучайных чисел, коммутатор, первые входы которого объединены с первыми входами блока элементов И и подключены к выходам первого счетчика, первый вход элемента запрета является шиной тактовых импульсов, а выходсоединен с первым входом первого генератора псевдослучайных чисел, выходы которого соединены с вторыми входами коммутатора, выходы которого соединены с первыми входами первого цифроаналогового преобраэовател 1, выход которого соединен с первым входом первого компаратора, второй вход которого является информационнои шиной, выход элемента И подключен к первому входу первого счетчика, выходы второго счетчика соединены с вторьпи входами блока элементов И, выходы которого являются первыми выходнььт шинами, первый вход первого триггера соединен с первым выходом дешифратора, второй вход объединен с вторым входом первого счетчика импульсов и является первой шиной Пуск , а"выход соединен с первым входом элемента И, о т л и.Ивано 3098/58 Т БНИИПИ Государственнопо делам изобретени 3035, Москва, Н-Э 5,ое аж 816 Подпи комитета СССР и открытий д, 4/5 аушская н роизводственно-полиграфическое предприятие,г.ужгород,ул.Проектная,ч а ющий с я тем, что, с цельюрасширения функциональных возмокнос.тей и повышения точности, в неговведены второй цифроаналоговый преобразователь, второй компаратор, нторой триггер, третий счетчик, элемент ИЛИ, второй генератор псевдослучайных чисел, первый вход которогообъединен с нторым входом первого генераторапсевдослучайных чисел иявляется шиной начальной установки,второй вход объединен с первым входом третьего счетчика и соединен свыходом элемента запрета, причем второй вход третьего счетчика импульсонобъединен с первым входом элементаИЛИ и является первой шиной нПусквыходы соединены с входами дешифратора, а выход старшего разряда третьего счетчика подключен к третьему входу коммутатора, второй выход дешифратора подключен к третьему входублока элементов И, а третий выход соединен с первым входом нторого триггера, второй вход которого объединенс перным входом второго счетчика исоединен с выходом .,лемента ИЛИ, второй вход которого является второйшиной Пуск , второй вход второгосчетчика импульсов соединен с выходом первого компаратора и являетсявторой выходкой шиной, а второй входэлемента И соединен с выходом второго компаратора, первый вход которогоявляется информационной шиной, второй вход соединен с выходом второгоцифроаналогового преобразователя,первые входы которого являются общими шинами, а вторые входы объединеныс вторыми нходами первого цифроаналогового преобразователя и соединены с выходами второго генератора псевдослучайных чисел, в выход второго триггера соединенс вторым входом элемента запрета,