Устройство умножения в дополнительных кодах

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИК 19) И 6 Р 7/5 ГО САНИЕ И ЕТЕН АВТОРСКОМУ ЕТЕЛЬСТВУ Кф 11и В,Е,Золотовски радиотехнический алмыкова Арифметика цифука", 1969,рифметика цифрка", 1969,рифметика цифрока", 1969,п) . ОЖЕНИЯ Водержащее две группор, первый п ы)Е ВЫ м п 1 СОэлеоедине ходами ы, вс вых ами версные оединен входами с эл ы, вторь ом)свых АРСТВЕННЫЙ КОМИТЕТ СССРЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(54)(57) УСТРОЙСТВО УМНПОЛНИТЕЛЬНЫХ КОДАХ, свый и второй регистры,элементов И-НЕ, сумматвторой элементы И, приходы первого регистраответствено с первымиментов И-НЕ первой грувходы которых соединенпервого элемента И, иходы первого регистраответственно с первымиментов И-НЕ второй грувходы которых соединен второго элемента И, выходы элементов И-НЕ первой.и второй групп соединены с соответствующими разрядными входами сумматора, вход младшегоразряда которого соединен с выходомпервого элемента И, первые входы пер-.вого и второго элементов И соединеныс входом устройства, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия устройства, в него введены полусумматор, третий элемент И, элемент ИЛИ, элемент задержки, причем вторые входы первого ивторого элементов И соединены соответственно с инверсным и прямым выходами знакового разряда второго регистра, выход младшего разряда которого соединен с первым входом полусумматора, второй вход которого соединен с выходом третьего элемента И, Свыход еуммы полусумматора соединенс третьими входами первого и второго еэлементов И и первым входом элемента ИЛИ, выход переноса полусумматора соединен с вторым входом элемента ИЛИ, выход которого соединен свходом элемента задержки, выход которого соединен с первым входом третьего элемента И, второй вход которогосоединен с инверсным выходом знакового разярда второго регистра.Изобретение относится к вычислительной технике и предназначено для использования в цифровых вычислительных машинах различного назначения.Известно устройство умножения в дополнительных кодах с двумя коррек тирующими шагами, содержащее два регистра, формирователь частичных произведений, схему коррекции и сум. матор, причем выход первого регистра через формирователь частичных произведений соединен с входами сумматора и схемы коррекции, первый выход второго регистра соединен с вхо. дом формирователя частичных произве дений, второй выход - с входом схемы коррекции, выход которой соединен с входом сумматора 1 .В устройстве увеличивается время операции, так как коррекция требует выполнения двух дополнительных циклов. Необходимость коррекции усложняет устройство управления множителя.Известно устройство умножения в дополнительных кодах путем последовательного преобразования множителя, содержащее два регистра, формирователь частичных произведений, сумматор и преобразователь множителя, причем выход первого регистра через формирователь частичных произведений соединен с входом сумматора, выход второго регистра через преобразователь множителя соединен с входом формирователя частичных произведений 2 .В таком устройстве увеличиваются время умножения и расход оборудования. Первое обусловлено необходимостью выполнения дополнительного цикла умножения, второе - необходимостью преобразования множителя. 45 Наиболее близким по технической сущности к изобретению является устройство умножения в дополнительных кодах с одним корректирующим шагом, содержащее два регистра, сумматор, схему инверсии, два элемента И, причем выход первого регистра через схему присвоения знака соединен с входом сумматора, выход второго регистра - с первыми входами элементов И, вторые и третьи входы элементов И соединены с входами устройства, выходы элементов И - с входами схемы инверсии 31. 5О5 205303540 Недостаток известного устройства состоит в увеличении. времени умноже.ния, так как необходим дополнительный цикл для выполнения коррекции произведения. Так как для управления устройством необходимы функциональные сигналы, управляющие режимом умножения, и сигналы, управляющие режимом коррекции, диаграмма управляющих сигналов усложняется, что приво.дит к усложнению устройства.Цель изобретения - повышение быстродействия устройства,Цель достигается тем, что в устройство, содержащее первый и второй регистры, две группы элементов И-НЕ, сумматор, первый и второй элементы И, причем прямые выходы первого регистра соединены соответственно с первыми входами элементов И-НЕ первой группы, вторые входы которых соединены с выходами первого элемента И, инверсные выходы первого регистра соединены соответственно с первыми входами элементов И-НЕ второй группы, вторые входы которых соединены с выходом второго элемента И, выходы элементов И-НЕ первой и второй групп соединены с соответствующими разрядными входами сумматора, вход младшего разряда которого соединен с выходом первого элемента И, первые входы первого и второго элементов И соединены с входом устройства, введены полусумматор, третий элемент И, элемент ИЛИ, элемент задержки, причем вторые входы первого и второго элементов И соединены соотвветственно с инверсным и прямым выходами знакового разряда второго регистра, выход младшего разряда которого соединен с первым входом полу- сумматора, второй вход которого соединен с выходом третьего элемента И, выход суммы полусумматора соединен с третьими входами первого и второго элементов И и первым входом элемента ИЛИ, выход переноса полусумма- тора соединен с вторым входом элемента ИЛИ, выход которого соединен с входом элемента задержки, выход которого соединен с первым входом третьего элемента И, второй вход которого соединен с инверсным выходом знакового разряда второго регистра.На чертеже показана схема предлагаемого устройства.1081640 Схема содержит регистр 1 множиго, схему 2 инверсии, сумматор 3,регистр 4 множителя, элементы И 5и 6, полусумматор 7, элемент И 8,элемент ИЛИ 9, элемент 10 задержкии вход 11 устрой.тва.Прямые и инверсные выходы регист.ра 1 соединены со схемой 2 инверсии,представляющей собой две группы элементов И-НЕ, причем прямые выходы 10регистра 1 соединены с соответ"твующими первыми входами элементов И-НЕпервой группы, вторые входы элементов И-НЕ которой соединены с выходами элемента И 6, инверсные выходы 15регистра 1 соединены с первыми входами элементов И-НЕ .второй группы, вторые входы элементов И-НЕ которой соединены с выходом элемента И 5. Выходыэлементов И-НЕ первой и второй групп 20соединены с соответствующими разрядными входами сумматора 3, младшийразряд которого соединен с выходомэлемента И 6. Первый и второй выходы регистра 4 соединены с вторыми 25входами элементов И 5 и 6. Третийвыход регистра 4 соединены с первымвходом полусумматора 7, второй входкоторого соединен с выходом элемента И 8. Первый выход полусуммато- з 0ра 7 соединен с третьими входамиэлементов И 5 и 6 и с первым входомэлемента ИЛИ 9, второй выход полусумматора 7 соединен с вторым входом элемента ИЛИ 9. Выход элемен 35та ИЛИ 9 через элемент 10 задержки4соединен с первым входом элемента И 8, второй вход элемента И 8соединен с первым выходом регистра 4,Первые входы элементов И 5 и 6 сое 40динены с входом 11 устройства.Устройство работает следующим.образом.В регистр 1 записывается множимое в дополнительном коде в реУ 45гистр 4 - множитель, также в дополнительном коде. Младший разряд множителя проходит через полусумматор 7на выход суммы, поступает на входыэлементов И 5 и 6 проходит черезЭ 50элемент ИЛИ 9 и запоминается в элементе 10 задержки. 4Первый цикл умножения начинается с подачи синхронизирующего сигнала на вход устройства 11. Если младший разряд множителя равен "1", сигнал проходит на один из управляющих входов схемы инверсии. Если множитель положителен, сигнал проходит через элемент И 5, если отрицателен - через элемент И 6. Если множитель положителен, множимое передается из регистра 1 в сумматор 3 без изменения, если отрицателен, схема инверсии передает в сумматор 3 инверсию содержимого регистра 1, Одновременно с выхода элемента И 6 сигнал поступает на вход младшего разряда сумматора, т,е. в сумматор поступает дополнение содержимого регистра 1, Если младший разряд множителя равен нулю, сигнал не поступает на схему инверсии и последняя посылает на вход сумматора нулевой сигнал. Пле завершения пера и срования содержимое сумматора 3 и ре.гистра 4 сдвигается на один разрядв сторону младших разрядов. Первыйразряд множителя выходит из элеменТа задержки и, если множитель отрицателен, складывается с вторым разрядом множителя в полусумматоре 7.Если множитель положителен, элемент И 8 закрыт и выход элемента задержки не подключается к входу полу.сумматора, При суммировании первогои второго разрядов множителя на выходах полусумматора формируется сумма или перенос. Сумма вновь поступает на элементы И 5 и 6. Сумма илиперенос, объединенные элементом ИЛИ 9, запоминаются в элементе 10 задержки. На этом выполнениецикла заканчивается. Затем на вход 11 вновь подаетсясигнал и аналогично выполняетсявторой цикл. Умножение заканчивается после отработки старшего значащего разряда множителя. Коррекция результата поЪ завершении умножения не требуется.Филиал ППП "Патент",-г. Ужгород, ул.Проектная, 4 Заказ 1552/44 Тираж 699 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская,наб., д. 4/5