432686

Ю Со 1 оэ Советски ОП ИСИЗОБРЕТЕН ги 1 4326 иалнстическРеспублик К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ влсно 19.10.71 (21) 1706711126-9 Кл. Н 0.1(7 яьки .е -присоединение Гасударственный номите Совета Министров ССС риоритет Опубл;ковано 15.06,74, Бюллетень хе 22 Дата опубликования описания 19.05.75 53) УДК 621,39662(52) УСТРОЙСТВО СИНХРОНИЗАЦИИ ПО ЦИКЛ(61) Зависимое от авт. Свид Изобретение относится к технике приема дискретных сообщений в условиях интенсивных импульсных гюмех.Известны устройства синхронизации по циклам, содержащие фазпруемый делитель 5 тактовых импульсоВ с 22-дВОичггыми 51 чсйкями, парафазные выходы каждой из которых подключены через схемы И ко входам реверсивного накопителя и непосредственно ко входам соответствующей схемы равнозначности, 10 к двум другим входам которой подключен триггер; кроме того, ко вторым входам схем И подключен дешифратор синхрогруппы.Однако известные устройства имеют низкую помехоустойчивость за счет фиксирован ности интервала опроса и выбора позиции начала цикла, что приводит либо к избытку числа циклов поиска (при малых сбоях), либо к снпясггиО достоверности в обнаружении начала поиска. 20С целью повышения помехоустойчивости в предлагаемом устройстве между выодами каждого реверсивного накопителя и входами соответствующего триггера подключен формирователь сигналов Превышение порогов, причем входы каждого пз и формирователей сигналов Превышение порогов подключены через соответствующую схему ИЛИ, а выход каждой из и схем равнозначности и вход фазируемого делителя тактовых импульсов -непосредственно к обпей схеме 11, выход которой подключен к цепям сброса фязпрус- мОГО;слптсл 5 г т 11 ктОВых их и 1 л ьсОВ и рсверсивных накопителей.Ня чертеже приведена блок-схема предлагаемого;стройства синхронизации по циклам,Сигнальный вход устройства соединен с дешифратором 1 си 1 хрогруипы, а вход тактовых импульсов - со счетным входом фазируемого делителя 2 тактовых импульсов, состоящего из гг двоичных ячеек, например триггеров 3 - 3, а также с одним из входов обгцей схемы И 4.Парафязные выходы каждого из п триггеров (ЗА) соединены со входами схем 11 51,.и 6., ко вторым входам которых подключен дешифратор 1. Выходы каждой пары схем И (гг, п б через последовательно соединенные рсвсрсивн 1.и някоиитс;гь 71, и 10 мировятсль б 1 сигналов Превышение порогов подключены ко входам блока 9 формирования спнхроспгналя, в котором каждая (г-пара входов годключена к об 1 цсй схеме И 4 через последовательно соединенные триггер 101, и схему равнозначности 111, и дополнительно через схему ИЛИ 121,. Кроме того, паряфазныс выходы каждого тирггсра З 1, фазирусмого делителя 2 подклиочены к схеме равнозначности 111 я выход оощсй схемы И 4 - к цепям сброся сразируемого делителя и реверсивныхнакопителей.Устройство синхронизации работает следующим образом.При подаче сигнала и тактовых импульсов, частота которых совпадает с частотой следования входного дискретного сигнала, начинают работать фазпруемый делитель 2 и дешифратор 1, при этом в процессе выделения импульса синхрогруппы возможны ошибки: пропадание истинных импульсов и появление ложных.Однако вероятность появления истинного импульса синхрогруппы всегда превышает вероятность образования ложных, а распределение плотности появления последних близко к симметричному, следовательно чаще всего открываются именно те схемы И бс, и бсотпирающии потенциал на которые поступает с триггера Зс, в моменты времени, совпадающие с появлением истинного импульса синхрогруппы с дешифратора 1. Это приводит к постепенному возрастанию абсолютного значения числа на реверсивных накопителях 7 с,. По достижении реверсивными накопителями состояний У, или - У, (У, - положительный порог, - У, - отрицательный порог) и образовании выходных сигналов в формирователях 8 сигналов Превышение порогов срабатывают триггеры 10 с, блока 9 формирования синхросигнала, фиксирующие знаки накопленных чисел, а также схемы ИЛИ 12 сфиксирующие превышение допустимых порогов.В случае, когда один из накопителей накопил число + У, раньше всех остальных накопситслс, во избежание ошибок процесс дальнейшего накопления в нем запрещается, тем самым для этого накопителя становится возможным только уменьшение абсолютного результата по сравнению с числом У,. Когда же процесс накопления заканчивается во всех реверсивных накопителях 7 - 7 триггеры 10 - 10 блестка 9 формирования синхросигнала срабатывают, в результате чего образуется двоичная запись числа, соответствующего фазовому положению циклового импульса. Этому соответствует появление выходных сигналов на схемах ИЛИ 12 - 12, что приводит к появлению на выходах схем равнозначности 11 - 11 сигнала в том случае, когда число, записанное на триггерах 3 - 3 фазируемого делителя 2, оказывается равным числу, записанному на триггерах 10 - 10 блока 9 формирования синхросигнала.В этот момент срабатывает общая схемаИ 4, а на се выходе появляется импульс, фаза которого статистически совпадает с фа зой импульса цпкловой синхронизации. Этотимпульс производит установку на нуль фазирусмого делителя 2 и рсверсивных накопитслей 7 - 7, при этом автоматически отключаются схемы ИЛИ 12 - 12, что свидетель ствует об однократности процесса установкифазы делителя 2. Далее процесс накопления повторяется, однако теперь статически накапливается и записывается на триггеры 10 - 10 блока формирования синхросигнала чпс ло, равное нулю, т. с. фаза фазпрусмого делителя 2 не корректируется.Предмет изобретения25 Устройство синхронизации по циклам, содержащее фазируемый делитель тактовых импульсов с п двоичными ячейками, парафазные выходы каждой из которых подключены через схемы И ко входам реверсивного на- ЗО копителя и непосредственно ко входам соответствующей схемы равнозначности, к двум друпсч входам которой подключен триггер, кроме того, ко вторым входам схем И подключен дешифратор синхрогруппы, отлсяаюЗ 5 ссееся тем, что, с целью повышения помехоустойчивости, между выходами каждого реверсивного накопителя и входами соответствующего триггера включен формирователь сигналов Превышение порогов, причем входы 4 О каждого пз и фррмпрователей сигналов Превышение порогов подключены через соответствующую схему ИЛИ, а вход каждой пз и схем равнозначности и вход фазирусмого делителя тактовых импульсов - непосрсдст венно и общей схеме И, выход которой подклсочен к цепям сброса фазируемого делителя тактовых импульсов и реверсивных накопителей.ставитель В. Евдокимовахред А. Камышникова каз 222,579ЦНИИ нп. Харьк. фнл. пред. Патент актоз Т. Морозов Изд. осударств по дел Москва, е 723енного к м нзобрЖ, Р Тираж 678мнтета Совета Миннтений н открытийушская наб., д. 4,5 корректор В. Гутя Подписи:еов СССР