Устройство для интегрирования переменных, представленных в аналоговой форме с плавающей

3686 6 Союз Советских Социалистических РеспубликЗависимое от авт. свидетельства6 д 7/18 Заявлено 20,Х 1.1970 ( 1491870/18-24)с присоединением заявкиПриоритет-ОпубликованДата опублик Комитет по делам ивобретений и открытий при Совете Министров СССРДК 681,335.713(088.8 6.1.1973, Бюллетеньания описания 2.1 К 1973 Г1 1 уАвторизобретения Любарский сесоюзный научно-исследовательский институт электроэнергетик явител УСТРОЙСТВО ДЛЯ ИНТЕГРИРОВАНИЯ ПЕРЕМЕННЫХ,ПРЕДСТАВЛЕННЫХ В АНАЛОГОВОЙ ФОРМЕ С ПЛАВАЮЩЕЙ ЗАПЯТОЙазон изменеодействие и Изобретение относится к области вычислительной техники.Известны устройства для интегрирования переменных, представленных в аналоговой форме с плавающей запятой, содержащие схему выбора максимального порядка, операционный усилитель-инвертор, компараторы, подключенные одними из входов к входным клеммам значений порядков, а выходами через дешифраторы к включенным во входную цепь усилителя-интегратора мантиссы ключам, вторые входы которых соединены со входными клеммами значений мантисс.Предложенное устройство отличается от известных тем, что в него введена схема для запоминания наибольшего напряжения, выход которой через операционный усилитель-инвертор подключен ко входам компараторов, а вход присоединен к выходу схемы выбора максимального порядка и к дополнительному компаратору, подключенному через дополнительный дешифратор к ключам, установленным в цепи обратной связи операционного усилителя-интегратора мантиссы последовательно с основным и двумя дополнительнымп конденсаторами, причем каждый из них и вся цепь обратной связи зашунтированы дополнительными ключами.Это позволило расширить диапния переменных, повысить быстр обеспечило возможность автоматического изменения масштаба.Блок-схема устройства приведена на чертеже.5 Устройство содержит схему выбора максимального порядка 1, операционный усилитель-инвертор 2, компараторы 8, подключенные одними из входов к выходным клеммам значений порядков, а выходами через дешиф раторы 4 к включенным во входную цепь усилителя-интегратора мантиссы 5 ключам б, вторые входы которых соединены с выходными клеммами значений мантисс.Кроме того, устройство содержит схему для 15 запоминания наибольшего напряжения 7, выход которой через операционный усилительинвертор 2 подключен ко входам компараторов 8, а вход - к выходу схемы выбора максимального порядка 1 и к дополнительному 20 компаратору 8, подключенному через дополнительный дешифратор 9 к ключам 10, включенным в цепь обратной связи усилителя- интегратора мантиссы б последовательно с основным 11 и двумя дополнительными 12 25 конденсаторами, причем каждый пз них и всяцепь обратной связи зашунтированы дополнптельнымп ключами 13.Схема выполняет функции интегрированияи входных величин, представленных в анало говой форме с плавающей запятой:5 10 15 20 25 30 35 40 45 50 55 60 х хз, , х, - мантиссы входных перемен.ных;ХХ, Х, - порядки входных переменных;у - мантисса интеграла;о - порядок интеграла;- наибольшее значение порядка входных переменных.На вход компаратора 8 поступает разностьпорядков Ь=у - ъо,где то - значение порядка, хранящееся в схеме для запоминания наибольшего напряжения 7;з - выходная величина схемы выборамаксимума 1.Выходы дешифратора 9, присоединенного ккомпаратору 8, До, Дь Дз, Дз соответствуютследующим значениям:До=1 при Л(0:,Д=1 при Ь=1;Д 2=1 при Ау=2;Дз=1 при дя)2.Выходы дешифратора 9 должны обеспечивать такую коммутацию в цепи обратной связи операционного усилителя-интегратора мантиссы б, чтобы напряжение на основном конденсаторе 11 изменилось следующим образом:при Дс= 1 - осталось без изменения,при Д=1 - уменьшилось в 10 раз,при Дз=1 уменьшилось в 100 раз,при Дз=1 уменьшилось до О,Уменьшение напряжения на основном конденсаторе 11 достигается кратковременнымподключением дополнительных конденсаторов 12 (соответственно при Д,=1 и Дз=1)и закорачиванием основного конденсатора 11при Дз= 1. Эти переключения обеспечиваются ключами 10, управляемыми соответственно сигналами До, Дь Дз ДзПредлагаемая структура блока интегрирования обеспечивает изменение порядка значения интеграла в зависимости от изменения порядка значения подынтегральной функции впроцессе интегрирования.Схема ргоотает следующим образом,Значение наибольшей величины порядкаинтеграла, запомненное в схеме для запоминания наибольшего напряжения 7 с помощьюкомпаратора 3 сравнивается со значениемпорядка подинтегральной функции. Если порядок выходной величины устройства меньшезначения, запомненного в схеме для запоминания наибольшего напряжения 7, или равенэтому значению, напряжение на конденсаторе 11 операционного усилителя-интеграторамантиссы 5 не изменяется, так как на выходедешифратора 4, подключенного к компаратору 8 До=1, Д+Дз=Дз=О, и, следовательно, открыты дополнительные ключи 13, шунтирующие дополнительные конденсаторы 12 иподключающие основной конденсатор П к выходу операционного усилителя-интегратора 4мантиссы 8. Если же порядок входной величины больше значения, запомненного схемой для запоминания наибольшего напряжения 7 (т. е, больше порядка интеграла), то компараторная схема 3 обеспечивает на выходе дешифратора 4 До=О и равенство 1 одного из выходов дешифратора Д Д, или Д, (в зависимости от величины разности порядков интеграла и подинтегральной функции). При Д=1 или До=1 (открыт ключ 10) основной конденсатор 11 шунтируется одним из дополнительных конденсаторов 12, при Дз= 1 основной конденсатор П шунтируется дополнительным ключом 13.Таким образом, при порядке входной величины, большем порядка интеграла, основной конденсатор 11 операционного усилителя-интегратора мантиссы б разряжается (частично или полностью), обеспечивая соответствующее уменьшение мантиссы интеграла.Шунтирование дополнительного конденсатора 12 происходит за время, пока схема для запоминания наибольшего напряжения 7 не запомнила новое значение порядка. После этого порядок интеграла будет равен порядку подынтегральной величины , следовательно, на выходе дешифратора будет: До= 1, Д=Дз=Дз=О; ключи 10 закроются, ключи И - откроются. Таким образом, в предлагаемом устройстве осуществляется изменение масштаба при интегрировании,Предмет изобретения Устройство для интегрирования переменных, представленных в аналоговой форме с плавающей запятой, содержащее схему выбора максимального порядка, операционный усилитель-инвертор, компараторы, подключенные одними из входов к входным клеммам значений порядков, а выходами через дешифраторы к включенным во входную цепь усилителя-интегратора мантиссы кЛючам, вторые входы которых соединены со входными клеммами значений мантисс, отличающееся тем, что, с целью расширения диапазона изменения переменных, повышения быстродействия и обеспечения возможности автоматического изменения масштаба, в него введена схема для запоминания наибольшего напряжения, выход которой через операционный уснлитель-инвертор подключен ко входам компараторов, а вход присоединен к выходу схемы выбора максимального порядка и к дополнительному компаратору, подключенному через дополнительный дешифратор к ключам, установленным в цепи обратной связи операционного усилителя-интегратора мантиссы последовательно с основным и двумя дополнительными конденсаторами, причем каждый из них и цепь обратной связи зашунтированы дополнительными ключами,;-Гь пЗ --едактор Л. Утехин екторы: Е. Денисова и Т, Журавлева Заказ 615/17 Изд.187 Тираж ЦНИИПИ Комитета по делам изобретений и открытий п Москва, Ж.35, Раушская наб., д.