Вычислительное устройство для регулятора

Номер патента: 275521

Автор: Журавлев

ZIP архив

Текст

О И Е 27552 Ьоюа Соеетскин Социалистическин Респуолин(088.8) иоритет Комитет по делает иаооретений и открыти 1 при Совете Министровпубликовано 03.Ч 11,1970. Бюллетень2ата опубликования описания 15.:(.1970 авторизобретения И, Журавлев Московский электротехнический инс т свя аявите РЕГУЛЯТОРАОГО СИГНАЛА ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО ДЛ ВРЕМЕННОЙ ЗАДЕРЖКИ ЭЛЕКТРИЧЕСЛОЖНОЙ ФОРМЫ а 1 аТОРа ПОДКЛЮЧЕН СО ВтоРОМУ ВХОДУ СУММато ра по модулю два, выход ксторого подключен ко входу второго канального перемножителя.Это повышает качество обработки информа ции и упрощает устройство.Устройство позволяет такжчество управления объектомосущестзляемого блоком обрации,10 На чертеже дана блок-схема предложенногоустройства.Она содержит канальные перемножтели 1и 2, интеграторы со сбросом 3 и 4, схемы совпадения 5 и 6, Общий перемножитель 7, непре рывное управляющее устройство 8 регуляторазадержки, равляемый генератор тактовых импульсов 9, сумматор 10 по модулю два, линию задержкна половину длительности импульса П, аналоговый сумматор 12, регистр 20 18 опорной импульсной последовательности сосхемой лоп 1 ческой обратной связи, дешифратор 14, блок ооработки информации 15, объект регулирования И.Устройство работает следующим образом.Входная псевдослучайная, бинарная импульсная последовательность е повысить кар ег.лир о В ани я, ботки информаИзобретение относится к цифровым следящим системам с элементами самонастройки, используемым в вычислительных устройствах обработки информации, представленной, например, в бинарной форме.Известны вычислительчыс устройства для регулятора временной задержки электрического сигнала сложной формы, в которых сигнал управления величиной задержки формируется непосредстзенно из сигнала, несущего полезную информацию,Однако эти устройства сложны (хотя В них рационально использовано входное отношение сигнала к шуму), что снижает их надежность. Кроме того, сложность связей приводит к понижению качества регулирования, в частносги к ухудшению точности управления задержкой, что обусловлео влиянием дрейфа и нестабильности отдельных элементов схемы.Предложеное устройство стличается от известных тем, что в нем между Входом устройства и блоком обработки иформации усгановлены соединеные последовательно второй канальный перемножитель, интегратор и схема соВадения, причем ВыхОды Ооеих схем совпадения подключены ко входам общего перс- множителя, к выходу генератора тактовых импульсов подключен аналоговый сумматор, второй вход которсго подключен к первому через линию задержки, а выход аналогового сум 1, Л)=а,Гес 1)1:О2 Тогде 30 35 В зависимости от величины смещения (расстройки) Л сигналы на выходе схем 5 и б рав(1)х 0,50 х )0,5а, - амплитуда импульсов последовательности, равная +1 или - 1, поступает на вход перемножителей 1 и 2, ча вторые входы которых поступает опорная псевдослучайная бинарная импульсная последовательность, в общем случае смещенная во времени относительно входной на величину Л, Если входная импульсная последовательность велика, т. е, Л 1, то можно считать, что вероятности появления импульсов с амплитудами +1 и - 1 равны 0,5. В этом случае на выходах интеграторов 3 и 4 сигналы Уз Л и У 4 1 Л к моменту сброса пропорциональны значениям корреляционных функций=оггогг) = а,гесг() Х4=О2 е 0 и 5 То Сигналы Е/з(г+ Л) и У 4(г+ Л) снимаются в момент времени, когда открыты ключи схем совпадения 5 и б, управляемые дешифратором 14, на общий перемножитель 7. кй --К(г+ - ) при )Л/)Т,;ЛТ,)- К - при -- )Л ) - Т, То 2 К-- 1 при - = ь ) То 1 2 2 где К - коэффициент прочорциональности. Сигнал на выходе деремножителя 7 определяется сигналами У,.- Л и 11,Л) и зависит только от раостоойки Л,При Л( -5 10 15 20 25 45 50 55 60 65 Другими словами, путем перемножения усредненных напряжений, снимаемых с выхода информационного канала и канала опорного напряжения, можно получить информацию для формирования управляющего .сигнала (сигнала ошибки), и через регулирующее устройство 8 осугшес 1 вить перестройку генератора тактовых импульсов 9 и, следовательно, изменить величину смещения Л,Канал формирования опорного напряжения состоит из схем 10 - 13, Схема 11 представляет собой линию задержки на половину такта следования импульсов с генератора 9, который одновременно подключен к сумматору 12. Опорная импульсная последовательность У;, подаваемая на рперемножитель 1, снимается с регистра 13, запускаемого импульсами с генератора 9.Опорная импульсная последовательность У,"(Г), подаваемая на перемножитель 2, формируется,в сумматоре 10 по модулю два, на который поступают импульсы как с регистра 13, так и с выхода сумматора 12. Дешифратор 14 служит для формированиясигнала управления схемами совпадения 5 и б. Управление с. емой 5 позволяет согласовать работу устройства передачи информации и устройства 15 ее обработки. Полное согласование достигается при Л =-О, т. е. в случае, когда сигнал ошибки с 17(Л) на выходе общего перемножителя равен нулю,Предмет изобретения Вычислительное устройство для регулятора временной задержки электрического сигнала сложной формы, содержащее последовательно включенные канальный перемножитель, интегратор сброса, схему совпадения и блок обработки информации, а также общий перемножитель, управляющее устройство, управляемый генератор тактовых импульсов, регистр опорной импульснсй последсвательности с дешифратором и сумматор по модулю два, о 7- личающееея тем, что, с целью повышения качества обработки информации и упрощения устровства, в нем между входом устройства и блоком обработки информации установлены соединенные, последовательно второй канальный перемножитель, интегратор и схема совпадения, причем, выходы обеих схем совпадения,подключены ко входам общего перемножителя, к выходу генератора тактовьгх импульсов подключен аналоговый сумматор, второй вход которого подключен к первому через линию задержки, а выход аналогового сумматора подключен ко второму входу сумматора по модулю два, выход которого подключен ко входу второго канальногс перемножителя,Составитель А. НефедовРедактор Л. А, УтехинаКорректор С. М. СигалЗаказ 2799/16 Тираж 480 Подппс,гос ЦНИИПИ Комитета по делам изобретений и открытий при Совете Миипсгров СССР Москва, Ж, Раушская паб., д. 4/5 Типография, пр, Сапунова, 2

Смотреть

Заявка

1327504

В. И. Журавлев Московский электротехнический институт

МПК / Метки

МПК: G05B 15/02, H03K 17/28

Метки: вычислительное, регулятора

Опубликовано: 01.01.1970

Код ссылки

<a href="https://patents.su/3-275521-vychislitelnoe-ustrojjstvo-dlya-regulyatora.html" target="_blank" rel="follow" title="База патентов СССР">Вычислительное устройство для регулятора</a>

Похожие патенты