Демодулятор сигналов с фазоразностной модуляцией

)5 Н 041 27/ Ю",ДЩЩД1 фазораэностнои9, с. 140,НАЛОВ С ФАЗОЦИЕЙся к радиосвязи ив системах переции в каналах свяО и ОСУДАРСТВЕННЫЙ КОМИТЕТО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯРИ ГКНТ СССР ИСАНИЕ ИЗОБР АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(56) Окунев Ю,Б. Теоримодуляции. М.: Связь, 19 54) ДЕМОДУЛЯТОР СИ АЗНОСТНОЙ МОДУЛЯ 57) Изобретение относи ожет найти применени ачи дискретной информ эи с нестабильнои частотои несущего колебания. Целью изобретения является повышение помехоустойчивости. Демодулятор содержит линию 1 задержки, умножители 2, 4, 8, 10, 15 и 17, фазовращатель 3, интеграторы 5 и 6, блоки 7, 11, 12, 13 и 14 задержки, сумматоры 9 и 16 и блок 18 принятия рещения. В данном демодуляторе эа счет использования дополнительных квадратурных значений первых разностей фаз, содержащих информацию о неопределенном фазовом набеге, частично компенсируется незнание частоты сигнала. 2 ил.Изобретение относится к радиосвязи и может найти применение в системах передачи дискретной информации в канапах связи с нестабильной частотой несущего колебания.Целью изобретения является повышение помехоустойчивости.На фиг,1 приведена структурно-электрическая схема демодулятора; на фиг,2 - структурно-электрическая схема блока принятия решения.Демодулятор содержит линию 1 задержки, первый умножитель 2, фаэовращатель 3, второй умножитель 4, первый 5 и второй 6 интеграторы, первый блок 7 задержки, третий умножитель 8, первый сумматор 9, четвертый умножитель 10, второй 11, третий 12, четвертый 13 и пятый 14 блоки задержки, пятый умножитель 15, второй сумматор 16, шестой умножитель 17 и блок 18 принятия решения, который содержит первый 19 и второй 20 сумматоры, умножитель 21, первый 22 и второй 23 выпрямители и сумматор 24,Демодулятор работает следующим образом,В блоке 18 принятия решения определяется знак суммы трех величин: удвоенного значения с выхода первого сумматора 9 плюс абсолютное значение от суммы двух выходов: выхода второго сумматора 9 и выхода пятого блока 14 задержки и минус абсолютное значение от разности этих двух выходов.Входной сигнал подается на автокорреляторы, которые формиру от квадратурные значения первой разности фаз. Формирователь квадратурных значений первой разности фаз состоит иэ линии 1 задержки на длительность посылки, фаэовращателя 3, умножителей 2, 4 и интеграторов 5, 6, на выходе которых вычисляются проекции входного сигнала х(т) на координатные функции х(1 - Т) и х (1 - Т), где х (1 - Т) - преобразованный по Гильберту сигнал х(1 - Т), формируемый фазовращателем 3,Напряжения на выходах автокорреляторов (выходы интеграторов 5 и б) пропорциональны квадратурным значениям разности фаэ между соседними посылкамиХп - Е сов (йМ+ Ь 9 Ъ)Уп = Е 31 п (вТ+ Л Рп).где и - значение несущей частоты;Т - длительность посылки;ЛЪ - разность фаэ между и-й и (и - 1)-й посылками;Е - енергия сигнала, приходящаяся на бит передаваемой информации. В блоках 8, 9, 10 по Хи, Уи и задержанным в блоках 7 и 11 задержки значениямХп= Е СОВ (Оа+ Лфи): 5 Уи= Е З 1 п (ВТ+ Лфп - 1) вычисляется сигнал, пропорциональный косинусу второй разности фаз101 = Хп Хп+ У, Уи= Е СОЭЛ 1 Рпгинвариантный к частоте несущего колебания,Сущность изобретения заключается вобработке варианта большей длительности,чем передаваемый вариант сигнала.В демодуляторе обрабатывается сигналдлительностью в четыре посылки,Для этого при принятии решения о переданной второй разнос ги фаэ используются дополнительные квадратурные значенияпервой разности фазХп= Е СОЯ (0) Т + Л фи - 2),Уп.2 = Е 51 п (в Т + Луп - 2)25которые формируются в блоках 12 и 13 задержки и содержат информацию о неопределенном параметре в Т, Это позволяетповысить помехоустойчивость приема,Добавленный блок 18 принятия решения анализирует, кроме 11, еще два сигнала12=Е СОЗЛ 0 п - 1 И13 = Е с о з (Л Ъ - Л 92 и - 2 ),35при этом 11 подается с первого сумматора 9,12 - с блока 14 задержки, а 1 з формируется вэлементах 12, 13, 15, 16 и 17 и подается свторого сумматора 16,40 Блок принятия решения построен по алгоритму519 п (1) = э 19 п (211+ 112+ 131 -12 - 13),Положительное значение выходной величины 1 соответствует ь Ъ = О, а отрица 45 2тельное - Л дъ = гг,Повышение помехоустойчивости в демодуляторе достигается за счет использования дополнительных квадратурныхзначений первых разностей фаэ, содержитинформацию о неопределенном фазовомнабеге, что позволяет частично компенсировать незнание частоты сигнала.Формула изобретения Демодулятор сигналов с фазоразностной модуляцией, содержащий линию задержки, выход которой подключен к первому входу первого умножителя и входу фазовращателя, выход которого подключен к первоЗаказ 2757 Тираж 371 Подписное 8 НИИПИ Государственного комитета пс изобретениям и открытиям при ГКНТ СС 113035, Москва, Ж, Раушская наб 4/5 иэводственно-издательский комбинат "Патент", г, Ужгород, ул.Гагарина, 101 му входу второго умножителя, выход которого, а также выход первого умножителя подключены к входам соответственно второго и первого интеграторов, выход первого интегратора подключен к первому входу 5 третьего умножителя и входу первого блока задержки, .ыход которого подключен к второму входу третьего умнажителя, выход второго интегратора подключен к первому входу четвертого умножителя и входу второ го блока задержки, выход которого подключен к второму входу че вертого умнож я, въ .од которого подключен к первому .", у , ервого сумматора, второй вхсд косоединен с выходом третьего умножителя, а 15 второй вход первого умножителя, первый вход второго умножителя и вход линии задержки объединены и являются входом демодулятора, о т л и ч а ю щ и й с я тем, чго,с целью повышения помехоустойчивости, введены последовательно соединенные третий блок задержки, пятый умножитель и второй сумматор, последовательно соединенные четвертый блок задержки и шестой умножитель, последовательно соединенные пятый блок задержки и блок принятия решения, причем выходы первого и второго интеграторов подключены к вторым входам соответственно пятого и шестого умножителей, выходы первого и второго блоков задержки подключены к входам соответственно третьего и четвертого блоков задержки, выход первого сумматора подключен к входу пятого блока задержки и второму входу блока принятия решения, третий вход которого соединен с выходом второо сумматора, второй вход которого соединен с выходом шестого умножителя.