Устройство коммутации асинхронных цифровых сигналов

(51)5 Н 04 О 1/50 ОБРЕТЕН СТВУ и с А.Ф.Леонов,итиримов8,8)идетельство СГ 1/50, 197 УСТРОЙСТВО ФРОВЫХ СИГ зобретение коммутации гналов и м(54 НЫХ (57 ства КОММУТАЦИИ АСИНАЛОВотносится к уасинхронных цкет быть испо ХРОНтрои Аро- льзоГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР ОПИСАНИЕ ИК АВТОРСКОМУ СВИ(21) 4698701/09 (22) 11.04,89 (46) 07.03.91,Бюл (72) А.А,Стеценко В.П.Чуркин и И,А, (53) 621,395.44(0 (56) Авторское св 1(ф 656227, кл. Н 0 вано в электросвязи. Цель - повышение точности коммутации и повышение ропускнои способности - достигаетя путем введения приемника 1 кодовых ,последовательностей и переключателяг3, управляемого сигналом, формируемым накопителем 7, 11 ри этом накопитель 7 выполнен из реверсивного счетчика 10, регистра 8 и коммутатора 9. При помощи регистра 8 осуществляется компенсация расхождения тактовых частот принимаемого и передаваемого через блок 5 коммутации сигналов.з.п.ф-лы, 1 ил,Изобретение относится к электросвязи и может быть использовано вцифровых коммутационных станциях,Целью изобретения является ловышение точности коммутации и повыше ние пропускной способности.На чертеже представлена структурная электрическая схема устройствакоммутации асинхронных цифровых сигналов.УстроРство содержит приемник 1 кодовых последовательностей, анализатор 2 фаз, переключатель 3, генератор 4, блоки коммутации 5; и управпения 6, накопитель 7, содержащийрегистр 8, коммутатор 9 и реверсивный счетчик 1 О,Устройство работает следующимобразом. 20При установлении соединения поодной из двух линий с выхода блока6 на вход анализатора 2 поступаетсигнал, в соответствии с которым впоследнем формируется код установки 25начальной задержки информации на Юбит в регистре 8 накопителя 7, Этоткод поступает на установочный входреверсивного счетчика 10 с выходаустановки фазового смещения анализатора. На установочный вход накопителя 7 с анализатора 2 подается код,изменяющий фазу считывания последовательности информационнык сигналов,поступающей по одной из линиР на 35вход регистра 8. По второй линии на1вход регистра 8 подается тактовая. частота линейного сигнала. Числоразрядов К установки счетчика 10определяется равенством 2 = 2 Ю, где 40к,Н - половина емкости регистра 8,Код установки начальной задержки1фазирует счетчик 10 и поступает сего выхода на вход управления коммутатора 9 и вход анализа задержки 45анализатора 2. Коммутатор 9 при этомподключает, ,выход регистра 8 черезсвоР информационный выход к информационному входу переключателя Заанализатор 2 контролирует правильность начальной установки считьвания.Одновременно с управляющего выходаанализатора 2 на вход переключателя3 подается сигнал для подключенияего информационного входа к входублока 5. Таким образом осуществляетсяподключение соединительного тракта кблоку 5 и начальная задержка информа-ции на И бит,На тактовый вход счетчика 1 О поступает тактовая частота линейного сигнала, на второй вход которого с выхода генератора 4 подается местная тактовая частотЛ. В общем случае эти тактовые частоты отличаются между собой величиной и знаком, поэтому с течением времени их фазы сменятся на К линиях,на выходах реверсивного счетчика 1 О появится новое сочетаниесигналов, устанавливающее считываниеинформации с (Х - 1) или (Б + 1)ячейки регистра 8.При продолжительном смещении тактовых частот считывание постепенно переместится в 1-ю или 2 И-ю ячейку регистра 8, а на вход анализатора 2 с выхода счетчика 10 поступает соответствующий номерам этих ячеек код считывания,укаэьвающий на то, что запас емкостирегистра для компенсации дальнеРшегорасхождения тактовых частот соответствует их относительному смещению наодин период. С выхода блока 6 на входанализатора 2 постоянно поступаютсигналы системы единого времени. Анализатор 2 при наличии на его входеанализатора задержки сигнального кода,указывающего на считьвание информации,с одной из крайних ячеек регистра 8формирует и подает на вход управленияпереключателя 3 в ближайшем интервалесигнал для соединения выхода переключателя 3 с одним из его входов, подключенных к генератору 4, При этом содного из выходов генератора 4 черезблок 5 коммутации в соединительныйтракт передается одна из двух кодовыхпоследовательностей, соответствующаянаправлению смещения считывания информации с регистра 8. На следующейстанции соединительного тракта привыделении в приемнике 1 кодовоР последовательности с его выхода на входанализатора 2 поступает сигнал, указывающий на смешение считывания информации в одну из крайних ячеек регистра 8 предыдущеР станции. В анализаторе 2 осуществляется сопоставлениесигналов на входах анализа задержкии дешифрации кодовых последовательностей и формирование сигналов навыходе установки фазового смещенияи управляющем выходе,Таким образом, образовавшиеся нанескольких станциях смещения фазысчитьвания индормаци иных сигналовкак бы транслируются по сое;динитель1633525 ному тракту через промехуточные до входящей станции. Осуществляется компенсация смещения Фазы путем изменения темпа считывания информации с его накопителя 7.1 факсимальное число таких трансляций при одновременном и одностороннем заполнении накопителей на всех станциях равно числу станций в соединительном тракте. 10 формула из об ре тения Составитель В.РдвцовТехред Л.Олийнык Корректор Н.Ревская Редактор Н.Рогулич Заказ 624 Тираж 357 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., д. 4/5 Производственно-издательский комбинат "Патент", г.Ужгород, ул. Гагарина,101 г 1. Устройство коммутации асинхронных 15 цифровых сигналов, содержащее блок коммутации, блок управления, вход и первый выход которого подключены со - ответственно к выходу и управляющему входу блока коммутации, накопитель, 20 контрольный выход которого соединен с входом анализа задержки аналиэато" ра Фаз, и генератор, выход которого подключен к тактовому входу накопителя, о т л и ч а ю щ е е с я тем, 25 что, с целью повышения точности коммутации и повышения пропускной способности, введены приемник кодовых последовательностей и переключатель, информационный вход которого подклю чен к информационному выходу накопители, установочный вход которого сое - динен с вл.ходом установки Фаэового смещения анализатора Фаэ, вход кода установки начальной задерхки которого соединен с вторым выходом блока управления, вход накопителя объединен с входом приемника кодовых последовательностей, выход которого подклеив чен к входу дешиФрации анализатора фаз, управляющий выход которого подключен к управляющему входу переключателя, выход которого подключен к входу блока коммутации, а два дополнительных входа переключателя соединены с кодовыми выходами генератора.2. Устройство по п.1, о т л и - ч а ю щ е е с я тем, что накопитеЛь содерхит регистр, выходы которо о подключены к входам коммутатора, управляющий вход которого подключен к выходу реверсивного счетчика, первый вход которого объединен с входом регистра и является входом накопителя, информационным выходом которого является выход коммутатора, управляющий вход которого соединен с контрольным выходом накопителя, установочным и тактовым входами которого являются одноименные входы реверсивного счетчика