Буферное запоминающее устройство

(9) 111) 5 6 11 С 19/О Е ИЗОБРЕТЕ ИСА ВИДЕТЕЛ ЬСТВУ АВТОРС Н Щ УС к автоматикеможет быть ии асинхронны 19 ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР(71) Ленинградский электротехнический институт им, В,И.Ульянова (Ленина)(56) Автономное управление асинхроннымипроцессами в ЗВМ и дискретных системах..(57) Изобретение относитвычислительной техникепользовано при пастрое вычислительных устройств приема и передачи информации. Целью изобретения является упрощение устройства, Устройство содержит ячейки 1 памяти, состоящие из гп пар элементов И-НЩ 20, 21 и двух дополнительных элементов И-НЩ 22, 23, причем входы каждой пары элементов И-Нщ 20, 21 соединены с выходом соответствующей пары предыдущей и последующей ячеек памяти, а также с выходом дополнительного элемента И-Нщ 22 данной ячейки, входы которого соединены с выходами всех пар элементов И-НЕ данной ячейки памяти и выходом дополнительного элемента И-НЩ 23 предыдущей ячейки памяти, входы каждой пары элементов И-Нщ первой ячейки памяти являются информационными входами устройства, а выходы элементов И-Н щ 21 последней ячейки памяти - с информационными выходами устройства. 2 ил.Изобретение относится к автоматике и вычислительной технике и может быть использовано в устройствах асинхронного приема и передачи информации,5Целью изобретения является упрощение устройства.На фиг.1 приведена схема предлагаемого устройства; на фиг,2 - схема ячейкипамяти, 10Устройство состоит иэ ячеек 1 памяти,каждая из которых имеет управляющий выход 2 и информационные выходы З,р и 4,р,, р = 1,т, Каждая ячейка 1 памяти, кромепоследней, имеет управляющие входы 5, 15б.р, 7,р и 8 и информационные входы 9,р и10.р (последняя ячейка имеет управляющиевходы 8 и 6.р и информационные входы 9.ри 10,р). Устройство содержит также инвертор 11, первый 12 и второй 13 элементы 20И-ИЛИ-НЕ, информационные входы 14 и 15устройства, выход 16 разрешения записи,информационные выходы 17 устройства,вход 18 и выход 19 разрешения считывания.Каждая ячейка памяти содержит п 1 пар 25элементов И-НЕ 20 и 21 и два дополнительных элемента И-НЕ 22 и 23. Для храненияодного разряда кода требуются две ячейкипамяти.Устройство работает следующим образом.Состояния на информационных выходах З.р и 4,р соответствуют следующему:10 - р-й разряд кода, записанного в ячейку,равен нулю; 01 - р-й разряд равен единице; 3511 - в ячейке не записано значение р-горазряда (состояние гашения). Состояние 00в процессе работы устройства на выходахЗ.р и 4.р не возникает,Наборы значений на входах 14,р и 15.р 40устройства соответствуют следующему: 01 -источник передает единичное значение р-горазряда кода; 10 - источник передает нулевое значение р-го разряда кода; 11 - источник не передает р-й разряд (состояние 45гашения). Набор 00 запрещен;Значения на выходе 19 устройства соответствуют следующему: б - информацияподготовлена для передачи из последнейячейки, 1 - информация в последней ячейке 50не подготовлена.Значения на входе 18 устройства соответствуют следующему: 1 - приемник готовк приему информации, 0 - приемник принялинформацию иэ устройства, 55Запись информации в ячейку памяти 1,1по входам 9,р и 10,р происходит тогда, когцав ячейке 1 ф) записана информация, а вячейке 1 1+1) информация стерта, Стираниеинформации в ячейке 1, происходит тогда,когда в ячейке 1 Л 1) информация записана,Сложность реализации ячейки памяти предлагаемого устройства составляет 2 гп+2 элемента И-НЕ против 4 п 1 в прототипе,Формула изобретения Буферное запоминающее устройство, содержащее ячейки памяти, каждая из которых состоит из гп пар элементов И-НЕ и двух дополнительных элементов И-НЕ, причем в каждой паре элементов И-НЕ каждой ячейки памяти выходы первого и второго элементов И-НЕ соединены с первыми входами соответственно второго и первого элементов И-НЕ, в каждой ячейке памяти, кроме последней, выходы первого и второго элементов И-НЕ каждой пары соединены с вторыми входами второго и первого элементов И-НЕ соответствующей пары последующей ячейки памяти, а в каждой ячейке памяти, кроме первой, - с третьими и четвертыми выходами элементов И-НЕ соответствующей пары предыдущей ячейки памяти, в каждой ячейке памяти первый вход и выход первого дополнительного элемента И-НЕ соединены с первым и вторым входами второго дополнительного элемента И-НЕ, первый вход которого во всех ячейках памяти, кроме первой, соединен с выходом второго дополнительного элемента И-НЕ предыдущей ячейки памяти, а третий вход во всех ячейках памяти, кроме последней, - с выходом второго дополнительного элемента ИНЕ последующей ячейки памяти, вторые входы элементов И-НЕ каждой пары первой ячейки памяти являются информационными входами устройства, выход первого элемента И-НЕ каждой пары последней ячейки памяти является соответствующим информационным выходом устройства, о т л и ч аю щ е е с я тем, что, с целью упрощения устройства, эно содержит инвертор и два элемента И-ИЛИ-НЕ, причем первый и второй входы каждой группы первого элемента И-ИЛИ-НЕ соединены с вторыми входами элементов И-НЕ соответствующей пары первой ячейки памяти, вход и выход инвертора соединены-соответственно с выходом первого элемента И-ИЛИ-НЕ и первым входом второго дополнительного элемента ИНЕ первой ячейки памяти, выход которого соединен с первым входом каждой группы второго элемента И-ИЛИ-НЕ, второй и третий входы каждой группы которого соединены с выходами первого и второго элементов И-НЕ соответствующей пары первой ячейки .памяти, выход второго элемента И-ИЛИ-НЕ является;:ыходом разрешения записи устройства, выход второго дополнительного элемента И-НЕ последней ячейки являесл1%3437 г оставитель А.Дерюгинехред М,Моргентал орректор В.Гирняк дактор А.Лежнин Тираж 488 Подписноеарственного комитета по изобретениям и открыти 113035, Москва, Ж, Раушская наб., 4/5 Заказ 3 ВН9ПИ Го при ГКНТ СССР роизводственно-издательский комбинат "Патент", г. Ужго л.Гагарина, 101 выходом разрешения считывания устройства, а в каждой ячейке памяти выходы первого и второго элементов И-НЕ каждой пары соединены с входами, начиная с второго, первого дополнительного элемента И-НЕ,выход которого соединен с пятыми входами элементов И-НЕ каждой пары, четвертые входы элементов И-НЕ каждой пары последней ячейки памяти являются входом разре вения считывания устройства,