Цифровой синтезатор изменяющейся частоты

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 9, рц ц,А 3/00 51)5 Н ГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯПРИ ГКНТ СССР АНИЕ ИЗОБРЕТЕНИ АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 24-0 Бюл. У 26ский радиотехническийВ,Д. Калмыковапустин, В.С. Григорьевхов,а42(088,8)ое свидетельство СССРкл. Н 03 В 23/00, 1982.свидетельство СССРкл. Н 03 В 23/00, 1985.(54) ЦИФРОВОЙ СИНТЕЗАТОР ИЧАСТОТЫ(57) Изобретение относитсянике и может использоватьс НЯЮЩЕЙС отех олу(21) 4445143(56) АвторскВ 1107262,АвторскоеВ 1279077,2чения изменяющейся по произвольному монотонному закону частоты. Целью изобретенияявляется повышение точнос ти воспроизведения закона изменения выходной частоты. Цифровой синтезатор изменяющейся частоты содержит датчик 1 кода длительности сигнала, датчик 2 адреса функции, датчик 3 кода диапазо на частот, датчик 4 кода начальной частоты, блок 5 памяти, перемножитель 6 кодов, делитель 7 частоты с перемен ным коэффициентом деления, накапливающий сумматор 8, сумматор 9, генератор 10 тактовых импульсов, блок 11 вычисления фазы, вычислитель 12 ампли туды и цифроаналоговый преобразователь 13. 1 ил.Изобретение относится к радиотехнике и может использоваться для получения изменяющейся по произвольному монотонному закону выходной частоты.5Цель изобретения - повьппение точ.ности воспроизведения закона изменения выходной частоты.На чертеже приведена структурная электрическая схема предлагаемого цифрового синтезатора изменяющейся частоты.Цифровой синтезатор изменяющейся частоты содержит датчик 1 кода длительности сигнала, датчик 2 адреса функции, датчик 3 кода диапазона частот, датчик 4 кода начальной частоты, блок 5 памяти, перемножитель 6 кодов, делитель 7 частоты с переменным коэффициентом деления (ДПКЦ), накапливаю щий сумматор (НС) 8, сумматор 9, ге" нератор 10 тактовых импульсов, блок 11 вычисления Фазы, вычислитель 12 амплитуды и цифроаналоговый .преобразователь (ЦАП) 13. 25Цифровой синтезатор изменяющейся частоты работает следующим образом.С помоЩью датчиков 1-4 устанавливают необходимые значения соответстл венно длительности сигнала с , адреса требуемой функции изменения частоты из набора занесенных в блок 5 памяти, диапазона Д изменения частоты и" начальной частоты Гн.35Импульсы с выхода ДПКД 7 поступают на тактовый вход НС 8, имеющего ем- . кость 2. По каждому входному импульсу содержимое НС 8 увеличивается на величину приращения М занесенного ц в блок 5 памяти. Смена величин . п приращения Ы, происходит по изменению кода на р старших разрядов выхода НС 8, после чего величина приращениями; изменяется на величину Ы;, и начинает об рабатываться следующий линейньп участок аппроксимированной функции изме" нения вьходной частоты. Таким образом угол наклона каждого 50 линейного участка аппроксимации опре- , деляется величиной приращения с; После отработки последнего линейного участка процесс формирования аппроксимированной кривой повторяется. В результате на выходе НС 8 Формируется . код линейно-ступенчатой аппроксимации функции изменения частоты с равномерным разбиванием по частоте.Длительность сигналаи его от"сдельных участковс линейным приращением частоты определяется как2 К./ р Гсф (2)где К - коэффициент деления ДПКД 7тберется численно равным значению длительности сигнал.ла сусредненная величина приращения, поступающего на входНС 8;Г - выходная частота генераторас10 берется численно равнойемкости 2 блока 11.нИз (1) следует, чтоР л 0 ь 0 иФс 1 -2 К,./с,с Йс 2 о/с,с 2 = 2, (3)л Л,Определяя , через с, получаемг1 Фл Р 0(5) Ч;= Оя+ 1,соответствующий изменению по заданному закону выходной частоты К еы отвеличины Е о. до величины Еп+Д.(6) 21/к,= 2 1/Иоткуда следует, что величины .приращений М; необходимо выбирать таким образом, чтобы среднеарифметическая сумма их обратных значений была бы обрат-.ной величине ю,.В результате НС 8 совместно с блоком 5 памяти образуют генератор аппроксимирующей функции, имеющий нормированные по числу дпекрет приращения,длительность и диапазон изменения частот.ДПКД 7 обеспечивает отработку не 1обходимой длительности сигнала 1,"=К"сс . Отработка необходимогодиапазона Д изменения частоты обеспечивается перемножителем 6, в которомкод НС 8 (от Ойдо 2 -1) умножается наВвеличину ц/2 , в результате чего навыходе перемножителя 6 формируетсякод Ч, (от 0 до ЧМ), соответствующийФункции изменения частоты в диапазоне Д.На вход .блока 11 с выхода суммато.ра 9 поступает код(8) т,е. она пропорциональна емкости НС 8и обратно пропорциональна среднемузначению величины приращения на линейном участке. Составитель А. МынакинРедактор С. Лисина Техред М.Моргентал Корректор М, Самборская Заказ 1922 Тираж 652 . ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР113035, Москва, Ж, Раушская наб., д. 4/5 Производственно-издательский комбинат "Патент", г.Ужгород, ул. Гагарина,101 5 15788Блоки 11 и 12 обеспечивают формирование выходной синусоидальной функции с частотой, определяемой выражением. и при .Условии, что Й численно равна2 ц,. имеем й численно равнУю Я,Если 0(;= Мср, то имеем случай сйнтезалинейно частотномодулированного сигнала. При К,= 0 синтезируется тональ-ный сигнал с частотой Г, Минимальная длительность отрабатываемого циФровым синтезатором. изменяющейся частоты сигнала по аналогии с (1) определяется как Таким образом, предлагаемый цифровой синтезатор изменяющейся частоты 30 обеспечивает более высокую точность воспроизведения закона изменения выходной частоты при сохранении пределов установки диапазона выходной частоты и длительности выходного сигнала. 00 6ФормулаизобретенияЦиФровой синтезатор изменяющейся частоты, содержащий последовательно соединенные датчик кода длительности сигнала и делитель частоты с переменным коэффициентом деления, последовательно соединенные датчик кода диапазона частот, перемножитель кодов, сумматор, блок вычисления фазы, вычислитель амплитуды и цифроаналоговый преобразователь, а также датчик кода начальной частоты, выходы которого соединены с другими соответствующимивходами сумматора, генератор тактовых импульсов, выход которого подключен к тактовым входам делителя частоты с переменным коэффициентом деления и блока вычисления фазы, датчик адреса функции и блок памяти, о т л и ч а ю - щ и й с я тем, что, с целью повьппения точности воспроизведения закона изменения выходной частоты, введен накапливающий, сумматор, разрядные выходы которого соединены с первыми адресными входами блока памяти и с другими входами перемножителя кодов, при этом выход делителя частоты с переменным коэффициентом деления соединен с тактовым входом накапливающего сумматора, к информационным входам которого подключены поразрядно выходы блока памяти, вторые адресные входы которого соединены поразрядно с выходами датчика адреса функции.