Преобразователь код-частота гармонического сигнала

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК ЯО 15506(57) Изобретение относится к вычислительной технике и предназначено дляиспользования в качестве программноперестраиваемого генератора гармонических сигналов, Цель изобретениярасширение области применения за счетформирования и параллельных гармонических сигналов переменной частоты вцифровой и аналоговой формах. Работапреобразователя основана на последовательном вычислении цифровых значений и автономных приращений Фаз в накопительном сумматоре путем суммирора ге Изобреельной т ие относится кике и предназна вычисли чено дл ограммн гармон использования в качестве и перестраиваемого генератор ческих сигналов.Цель изобретения - расши ласти применения за счет ф ния и параллелыных гармони налов переменной частоты в и аналоговой Формах.На чертеже изображена спреобразователя кодического сигнала. рение об рмироваеских си цифровой труктурнаячастота схема гармон ГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯПРИ ГКНТ СССР ОПИСАНИЕ АВТОРСКОМУ СВ вания их предыдущих значении с приращениями, поступающими из блока памяти и с выхода комбинационного сумматора.помощью совокупности комбинационно" го сумматора, регистра и буферного блока памяти в преобразователе форми" руется приращение Фазы, позволяющее Формировать выхсдной гармонический сигнал переменной частоты, В вычислителе синуса последовательные значения суммируемых Фаз преобразуются в соответствующие значения амплитуд, изменяющиеся по закону синуса, причем два смежных значения каждого из п формируемых гармонических сигналовзделены интервалом в (и) тактовнератора импульсов. Селектор разделает суммарный Омрроаой гармонммескнй Я сигнал по и каналам. Информация с п выходов селектора поступает, на выходы и цифроаналоговых преобразователей, Формирующих соответствующие гармонические сигналы в аналоговой форме и передающих их на выходы пре-СЛ обра зователя. 1 ил. СЛ4 Р Преобразователь содержит блоки 1 и 2 памяти, буферные блоки 3 и 4 памяти емкостью п слов каждый, комбинационный сумматор , регистр 6, накопительный сумматор 7, вычислитель 8 синуса, генератор 9 импульсов, счетчик 10 импульсов, дешифратор 11, селектор 12, и цифроаналоговых преобразователей 13-,113-п, и выходных шин 14-114-и цифровых в-разрядных гармонических сигналов, выходную шину 15 суммарного цифрового ш-разрядного гармонического сигнала и ивыходных шин 16-116-и аналоговых гармонических сигналов,ПреоЬразователь работает следующим оЬраэом,В блок 1 памяти предварительно записываются и произвольных щ-разрядныхзначений приращений Фазы, определяющих величины постоянньх частот Формируемых выходных гармонических сигналов. В блок 2 памяти предварительнозаписываются и произвольных в-разрядных значений приращений Фазы, преобраэуемыхфв процессе раЬоты с помощью комЬинационного сумматора 5, регистра б и первого буферного блока 3памяти в значения, определяющие изменения частот формируемых выходных гармонических сигналов. Тактовые импульсы с выхода генератора 9 поступают на 20синхровходы регистра 6 и накопительного сумматора 7, а также на счетныйвход счетчика 10, на разрядных выходах которого Формируются значения адресов считывания информации из Ьлоков 1 и 2 памяти и буФерных блоков 3и ч памяти. С выхода блока 1 памятии значений каждого приращения фазыпоследовательно поступают на первыйвход накопительного сумматора 7, свыхода блока 2 памяти значения приращения Фазы аналогично поступают напервый вход комбинационного сумматора5, с выхода которого информация поступает на второй вход накопительного,которого она поступает в первый буферный блок 3 памяти, откуда информация,записанная в предыдущем такте, передается на второй вход комбинационногосумматора 5, суммируясь с начальнымзначением приращения фазы. Информацияс выхода накопительного сумматора 7поступает во второй буферный блок 1памяти, откуда значение накопленияФазы, записанное в предыдущем такте,поступает на третий вход накопительного сумматора 7. Кроме того, информация о накопленном изменении фазы с выхода накопительного сумматора 7 поступает на вход вычислителя 8 синуса,выполненного в виде постоянного запоминающего устройства с предварительнозаписанным в нем значениями амплитуды, изменяющимися по закону синуса взависимости от значения приращенияфазы, поданного на его адресные входы. С выхода вычислителя 8 синуса навыходную шину 15 поступает суммарный цифровой сигнал, включающий в себя информацию ой и автономных гармонических сигналах, два смежных значения каждого в котором разделены интервалом в (и) тактов генератора 9, Разделение суммарного выходного сигнала по отдельным каналам осуществляется с помощью селектора 12, на информационный вход которого с выхода вычислителя 8 синуса поступает суммарный сигнал . Управление селектором 12 осуществляется сигналами, поступающими на его управляющие вхо. ды с и выходов дешифратора 11, на вход которого поступают сигналы с разрядных выходов счетчика 10. На каждом из и выходов селектора 12 Формируются в-разрядные цифровые зна" чения гармонического сигнала с частотой, зависящей от значений соответствующих Фазовых приращений; записанных в Ьлоках 1 и 2 памяти. Информация с выходов селектора 12 поступает на выходные шины 14 цифровых гармонических сигналов и на входы п цифроаналоговых преобразователей 13, формирующих соответствующие гармонические сигналы в аналоговой форме и передающих их на соответствующие выход-. ные шины 16 преобразователя .Применяя блоки 1 и 2 памяти с раздельными схемами записи и считыва" ния, можно изменять начальные условия формирования гармонических сигналов, не прерывая процесс их генерации. Формула изобретенияПреоЬраэователь код - частота гармонического сигнала, содержащий регистр, информационный вход которого подключен к выходу комбинационного сумматора, вычислитель синуса, вход которого подключен к выходу накопительного сумматора, цифроаналоговый преоЬраэователь, генератор импуль.сов., выход которого соединен с входом счетчика импульсов, о т л и ч а ю щ и й с я тем, что, с целью расширения области применения за счет Формирования и параллельных гармоничес-. ких сигналов переменной частоты в цифровой и аналоговой Формах, в него введены первый и второй блоки памяти, первый и второй буферные Ьлоки памяти, дешифратор, селектор и (и) цифроаналоговых преобразователей, выходы которых и выход первого цифроаналогоСоставитель 8. войтовРедактор Н. Швыдкая Техред п,Олийнык КорректорВ. Кабаций ираж 663омитета па изобреосква, Ж, Раув Зак 9 Т Подписноесударственного к тениям и открытиям при ГКНТ СС113035, И ская наб., д, л/5 НИИПИ роизводственно-издательский комбинат "Патент", г, Ужгород, ул. Гагарина 5 15%62 вого преобразователя являются выход"ной шиной аналоговых сигналов, а входы являются выходной шиной цифровых сигналов и подключены к соответствующим выходам селектора, информационный вход которого является выходной шиной суммарного сигнала и подключен к выходу вычислителя синуса, а управляющий вход соединен с выходом дешифратора, вход которого объединен с адресными входами первого и второго блоков памяти и первого и второго буферных блоков памяти и подключен к выходу счетчика импульсов, при этом первый. информационный вход накопительного сумматора соединен с выходом 5 6первого блока памяти, второй информационный вход - с выходом комбинационного сумматора, третий информационный вход - с выходом второго буферно-го блока памяти, информационный входкоторого подключен к выходу накопи-тельного сумматора, вход синхронизации которого объединен с входом синхронизации регистра и подключен к выходу генератора импульсов, причем выход регистра подключен к информационному входу первого буФерного блокапамяти, выход которого подключен кпервому входу комбинационного сумматора, второй вход которого соединен свыходом второго блока памяти,