Устройство цикловой синхронизации

(59 4 Н 04 Ь 7/08 ОПИСАНИЕ ИЗОБРЕТЕНИЯ Устр-во содержит регистр 1 сдвиг дешифратор 2, элемент И 3, счетч 4, инвертор 5, блокировочный 6 и тановочный 7 триггеры, В устр-во введены элемент 8 задержки, блок памяти, триггер 10 запрета, блок вычитания, два элемента ИЛИ 13 и и дополнительные дешифратор 12, чик 15 и элемент И 16. Уменьшени вероятности ложного фазирования печиваетея эа счет дополнительно проверки и защиты текущей фазово координаты. 2 ил. усФеей ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(56) Авторское свидетельство СССР У 1338099, кл, Н 04 Ь 7/08, 1986. (54) УСТРОЙСТВО ЦИКЛОВОЙ СИНХРОНИЗА- ЦИИ50 3 1515382Изобретение относится к электросвязи, и может быть использовано и системах передачи данных для цикловой синхронизации в дискретном канале связи и является усовершенствованием известного устройства по основному авт.св. У 1338099.Цель изобретения - уменьшение вероятности ложного фаэирования. 10На фиг. 1 приведена структурная схема предлагаемого устройства цикловой синхронизации; на фиг. 2 - формат служебного блока данных.Устройство содержит регистр 1 15 сдвига, дешифратор 2, элемент И 3, счетчик 4, инвертор 5, блокировочный 6 и установочный 7 триггеры, элемент 8 задержки, блок 9 памяти, триггер 10 запрета, блок 11 вычитания, допол нительный дешифратор 12, первый 13 и второй 14 элементы ИЛИ, дополнительный счетчик 15 и дополнительный элемент И 16.Устройстно работает следующим об разом.В регистр 1 сдвига при отсутствии цикловой синхронизации поступает последовательность служебных и-разрядных блоков данных, каждый из которых 30 содержит последовательность иэ ш областей длиной Б разрядов каждая (фиг. 2), причем Т разрядов области занимает текущая координата (К ) по) следнего разряда этой области относительно конца служебного блока данных, а остальные Б-С разрядон занимает фазовая константа ФК (где 1=1-ш).Входная информация с каждым сдвигом по тактовым импульсам проверяет ся дешифратором 2, настроенным на прием фазовой константы. Дешифратор 2, обнаружив фаэовую константу, выходным сигналом переводит блокировочный триггер б в состояние "1"45 и разрешает считывание из регистра 1 координаты К области фаэовая кон)Фстанта которой дешифрована, и запись ее в счетчик 4 через дополнительный элемент И 16, В начале циклового фаэирования единичный сигнал с инверсного выхода триггера 10 запрета подается на второй вход дополнительного элемента И 16, открывая его, а с прямого выхода нулевой сигнал подается на вход элемента И 3, эакры вая его.Координата К, поступает также на входы блока 9 памяти и блока 11 вычитания. Выходной сигнал дешифратора 2 разрешает вычитание текущей координаты К иэ содержимого блока 9 па" мяти, поступающего на второй вход блока 11. Кроме того, этот же сигнал через элемент 8 задержки, величина которого определяется временем срабатывания блока 1 1 вычитания, разрешает проверку результата вычитания дополнительным дешифраторов 12. При любом результате дешифрации сигнал с выхода перного элемента ИЛИ 13 раз- решает запись текущей информации координаты К в блок 9 памяти. Дополнительный дешифратор 12, настроенный на прием= К - К = сопят обна)+1 1 р ружив Ь , выходным сигналом Верно" увеличивает на единицу содержимое дополнительного счетчика 15, а выходным сигналом "Неверно" через второй элемент ИЛИ 14 устанавливает содержимое дополнительного счетчика 15 в "0",С каждым тактовым импульсом происходит вычитание единицы иэ содержимого счетчика 4, которое через каждые Б тактов обновляется или подтверждается записью н счетчик 4 очередного значения координаты К до тех пор, пока, насчитав величийу П, не срабатывает дополнительный счетчик 15 и своим выходным сигналом установит в "1" триггер 10 запрета (ц - число неискаженных координат К приЭ нятых подряд, определяющее вероятность записи в счетчик 4 неискаженной координаты). Сигнал с прямого выхода триггера 10 запрета откроет элемент И 3, а сигнал инверсного выхода закроет дополнительный элемент И 16, блокируя счетчик 4 от последующих записей. Таким образом, дальнейшая работа счетчика 4 будет защищена от возможных искажений координаты К.,3 Через К тактов счетчик 4 будет обнулен и инвертор 5 сформирует единичный сигнал на входе элемента И 3 (установочный триггер 7 в начале фазиронания устанонлен в "1" по прямому выходу), т.е. в момент поступления в регистр 1 сдвига последнего разряда служебного блока данных срабатывает элемент И 3 и сбрасывает в "0" блокировочный 6 и установочный 7 триггеры, при этом появляется единичный сигнал на инверсном выходе установочного триггера 7, что свидетельствует об окончании поиска цикловой фазы.5 1515В качестве триггера 10 запрета может быть использован, например, триггер КЯ-типа. Блок 9 памяти может быть выполнен, например, в виде совокупности триггеров П-типа с объединенными входами разрешения записи и объединенными установочными входами.В качестве блока 11 вычитания может быть использован С-разрядный сумматор, на прямые входы которого подается уменьшаемое, а на инверсные входы - вычитаемое. Дополнительный дешифратор 12 может быть выполнен, например, в виде последовательно соединенной схемы сравнения типа СП(выходного сигнала блока 11 вычитания с константой Д ) с ключом (управляемым выходным сигналом элемента 8 задержки) и инвертором. Выход ключа при сравнении является сигналом "Верно", а выход инвертора при не- сравнении - сигналом "Неверно",Таким образом, предлагаемое устройство обеспечивает по сравнению с известным уменьшение вероятности ложнаго фазирования за счет дополнительной проверки и защиты текущей фазовой координаты. Формула изобретения Устройство цикловой синхронизации по авт. св. Ф 1338099, о т л ич а ю щ е е с я тем, что, с целью 382 6уменьшения вероятности ложного фазирования, в него введены элементзадержки, два элемента ИЛИ, дополнительный элемент И и последовательно 5соединенные блок памяти, блок вычитания, дополнительньп дешифратор,дополнительный счетчик и триггер эа"прета, при этом вход элемента задержки и управляющий вход блока вычитания соединены с выходом дешифратора,прямой выход триггера запрета подключен к четвертому входу элементаИ, выход элемента задержки подключенк управляющему входу дополнительногодешфратора, второй выход которогоподключен к первым входам первого ивторого элементов ИЛИ, а первый выход подключен к второму входу пер О вого элемента ИЛИ, выход которогоподключен к управляющему входу блока памяти, информационные входы которого и входы вычитаемого блокавычитания соединены с информационными входами счетчика, установочныйвход дополнительного счетчика соединен с выходом второго элементаИЛИ, установочный вход которого иустановочные входы триггера запрета,счетчика и блока памяти соединены с установочным входом установочного триггера, а вход записисчетчика соединен с выходом дешифратора через дополнительный элементИ, второй вход которого соединен с 35 инверсным выходом триггера запрета